JPS6059457A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS6059457A JPS6059457A JP58166891A JP16689183A JPS6059457A JP S6059457 A JPS6059457 A JP S6059457A JP 58166891 A JP58166891 A JP 58166891A JP 16689183 A JP16689183 A JP 16689183A JP S6059457 A JPS6059457 A JP S6059457A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- writing
- memories
- pro
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
本発明はデータ転送方式に係り、特に二つのマイク１：
トプロセンザ間に於のるデータ転送方式に関するもので
ある。
トプロセンザ間に於のるデータ転送方式に関するもので
ある。
（【す、従来技術の問題点
従来技術に依ると二つのマイク１．レプし１セ、ザ間に
於いてデータを転送する場合は、両マイクロ・プロセッ
サ間に一個のバッファ・メモリを設り、一つのマイクロ
・プロセッサからデータを此のバッファ・メモリに移し
、次に此のバッファ・メモリから其のデータを他のマイ
クＩＪ・プロセッサに移す方式をとっている。
於いてデータを転送する場合は、両マイクロ・プロセッ
サ間に一個のバッファ・メモリを設り、一つのマイクロ
・プロセッサからデータを此のバッファ・メモリに移し
、次に此のバッファ・メモリから其のデータを他のマイ
クＩＪ・プロセッサに移す方式をとっている。
此の方式では両マイクロ・プロセッサは元来独立に動作
している為、両プロセソザの読み出し、書込みが重なる
おそれがある。
している為、両プロセソザの読み出し、書込みが重なる
おそれがある。
従って此の競合動作を避ける為、両マイクじＪ・プロセ
ッサ間で同期を取り、アクセス・ザイクルを分離する等
複１１Ｌな論理が組み込まれる必要があると云う欠点が
あった。
ッサ間で同期を取り、アクセス・ザイクルを分離する等
複１１Ｌな論理が組み込まれる必要があると云う欠点が
あった。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する」Ｌ記の欠点を除去し
、二つのマイク覧コ・プロセッサ間のデータの交換を簡
便に実行出来るデータ転送方式をＩＪＬ供することであ
る。
、二つのマイク覧コ・プロセッサ間のデータの交換を簡
便に実行出来るデータ転送方式をＩＪＬ供することであ
る。
（ｄン０発明の構成
」Ｌ記の目的は本発明によれば、二つのマイクｌ、Ｉ・
ブｌ−Ｊセ、−リ”間でデータの転送を行う場合、前記
両マイク１．Ｊ・プ１コ七ノジ“間に三１１７ｉ１以上
−のバッファ・メモリを設置Ｊ、前記三門以上のバッフ
ァ・メモリに幻する書込めは同時に行い、前記三ｌ１ｌ
Ｉ＋以上バノソア・メモリからの読み出し２は時系列的
に順次ＩＪい、読み出しはＰ１込めに（凡失する様に制
御し且つ前ｎＬ三ｌ１ｌｉＪ以」−のバッファ・メモリ
からの読め出しデータを多数決により真値と決定するこ
とを特徴とするデータ転送方式を提供するごとにより達
成される。
ブｌ−Ｊセ、−リ”間でデータの転送を行う場合、前記
両マイク１．Ｊ・プ１コ七ノジ“間に三１１７ｉ１以上
−のバッファ・メモリを設置Ｊ、前記三門以上のバッフ
ァ・メモリに幻する書込めは同時に行い、前記三ｌ１ｌ
Ｉ＋以上バノソア・メモリからの読み出し２は時系列的
に順次ＩＪい、読み出しはＰ１込めに（凡失する様に制
御し且つ前ｎＬ三ｌ１ｌｉＪ以」−のバッファ・メモリ
からの読め出しデータを多数決により真値と決定するこ
とを特徴とするデータ転送方式を提供するごとにより達
成される。
（ｅ）０発明の実施例
図は本発明の一実施例を示すブロック図である。
図中、Ｐ ＲＯ＃八、Ｉ） ＲＯ＃ Ｂは夫々マイク１
コ・−）’ ｌ：ｌ セッサ、Ｉ） Ｅ Ｃ１＃ Ａは
ｒＩ：込の用デコーダ、１） Ｅ Ｃ２＃ １３は記１
，１１回路選択用デτノーダ、１０シＧ↓↑１３は夫々
バンク・レジスタ、＃ｌ、＃２、＃３は夫々本発明によ
る記憶回路で、夫々メモリＭＩＥＭ１ゲートＧ ｉ 、
ゲートＧ２、セレクタＳ ＩＦ、１．、、読め出し用デ
コーダＤ ＩＥ Ｃで構成される。
コ・−）’ ｌ：ｌ セッサ、Ｉ） Ｅ Ｃ１＃ Ａは
ｒＩ：込の用デコーダ、１） Ｅ Ｃ２＃ １３は記１
，１１回路選択用デτノーダ、１０シＧ↓↑１３は夫々
バンク・レジスタ、＃ｌ、＃２、＃３は夫々本発明によ
る記憶回路で、夫々メモリＭＩＥＭ１ゲートＧ ｉ 、
ゲートＧ２、セレクタＳ ＩＦ、１．、、読め出し用デ
コーダＤ ＩＥ Ｃで構成される。
以下図に従って本発明のｉ′「細を説明する。
本発明に依ると両マイクロ・プし１セツサｌ） ＲＯ＃
Ａ 、−Ｐ ＲＯ＃ Ｂは記憶回路＃１、＃２、＃３
Ｇこ対し夫々非同期アクセスを行う。
Ａ 、−Ｐ ＲＯ＃ Ｂは記憶回路＃１、＃２、＃３
Ｇこ対し夫々非同期アクセスを行う。
マイクロ・プロセッサが記１ａ回Ｒ３ｔｔｌｔｔ２、＃
３に対し書込め（ＷＲＩＴＥ）を１ｊう場合は花゛に三
つの記憶回路＃１、＃２、＃３に列し同時に同一の内容
を■込む。
３に対し書込め（ＷＲＩＴＥ）を１ｊう場合は花゛に三
つの記憶回路＃１、＃２、＃３に列し同時に同一の内容
を■込む。
又マイクロ・プロセッサが記憶回路＃ｌ ＃２、＃３か
らデータの読め出しくＲＥΔＤ）を行う場合は最初記憶
回路＃ｌから読み出し、次に記ＩＪ′、！回路＃２から
読め出し、次に記憶回路＃３から読み出す様にする。且
つ三つの記憶回路から読め出したデータが一致しない時
は多数決に３ζり真値を決定する。
らデータの読め出しくＲＥΔＤ）を行う場合は最初記憶
回路＃ｌから読み出し、次に記ＩＪ′、！回路＃２から
読め出し、次に記憶回路＃３から読み出す様にする。且
つ三つの記憶回路から読め出したデータが一致しない時
は多数決に３ζり真値を決定する。
今マイクロ・プロセッサＰＩＲ○＃Δからマイクロ・プ
ロセッサＰＲＯ＃Ｂにデータを転送する場合を例にとっ
て説明する。
ロセッサＰＲＯ＃Ｂにデータを転送する場合を例にとっ
て説明する。
尚第１図はマイクロ・プロセッサ）） ＲＯ＃Δからマ
イクロ・プロセッサＩ） ＲＯ＃ Ｌ、にデータを転送
する場合に必要な回路ののを記ｊホＵ７てあり、マイク
ロ・プロセッサＰ ＲＯ＃ Ｂからマイク１：Ｉ・プＩ
ＪセノザＰ ＲＯ＃ Ａにデータを転送する場合に必ツ
１な回路は記述されていない。
イクロ・プロセッサＩ） ＲＯ＃ Ｌ、にデータを転送
する場合に必要な回路ののを記ｊホＵ７てあり、マイク
ロ・プロセッサＰ ＲＯ＃ Ｂからマイク１：Ｉ・プＩ
ＪセノザＰ ＲＯ＃ Ａにデータを転送する場合に必ツ
１な回路は記述されていない。
一ンイク１：Ｉ・ブｌコセノザＰ １７０ ＃八は１１
１″込めアドレスを出力する。此のアドレス信号は其の
上位ビットでメモリのチップを指定し、其の下位ヒソＬ
でチップ内のアドレスを指定することになっている。
１″込めアドレスを出力する。此のアドレス信号は其の
上位ビットでメモリのチップを指定し、其の下位ヒソＬ
でチップ内のアドレスを指定することになっている。
此の上位ビットばデコーダＤＥＣ１＃Δでデコートされ
、各記憶回路内のゲー１−Ｇｌを経由してメモリＭＥＭ
のＣＳ （チップ・セレクト）端子に印加し、下位ビッ
トは夫々のセレクタＳ ＥＬを経由してメモリＭ Ｅ
ＭのΔ（アドレス）端子に印加し、データはメモリＭＥ
ＭのＤｉ端子より利き込まれイ）。勿論此の動作は記憶
回路＃ｌ、＃２、＃３に幻し同時に行われる。
、各記憶回路内のゲー１−Ｇｌを経由してメモリＭＥＭ
のＣＳ （チップ・セレクト）端子に印加し、下位ビッ
トは夫々のセレクタＳ ＥＬを経由してメモリＭ Ｅ
ＭのΔ（アドレス）端子に印加し、データはメモリＭＥ
ＭのＤｉ端子より利き込まれイ）。勿論此の動作は記憶
回路＃ｌ、＃２、＃３に幻し同時に行われる。
次にマイクロ・プロセッサＰ ＲＯ＃ Ｂが記１ｇ回路
＃］、＃２、＃３からデータの抗の出し１目３Ａ１）を
行う場合は、最初マイク１０・プロセッサＰＲＣ１ｉｔ
１３はバンク・レジスタＲ［’： Ｇ ＃ Ｂ ４こ
対し、記憶回路＃１を指定する。此の為記１，１回路選
択用デコーダＤＥＣ２９Ｂの出力は記憶回路＃１のケー
１−０２ （７） ｈを開き、記１！ｉ 回１？＆ ＃
２ 及ヒ＃ ３０） ’ｒ’１・Ｇ２を閉しる。
＃］、＃２、＃３からデータの抗の出し１目３Ａ１）を
行う場合は、最初マイク１０・プロセッサＰＲＣ１ｉｔ
１３はバンク・レジスタＲ［’： Ｇ ＃ Ｂ ４こ
対し、記憶回路＃１を指定する。此の為記１，１回路選
択用デコーダＤＥＣ２９Ｂの出力は記憶回路＃１のケー
１−０２ （７） ｈを開き、記１！ｉ 回１？＆ ＃
２ 及ヒ＃ ３０） ’ｒ’１・Ｇ２を閉しる。
司込みの場合と同じく、マイクロ・プロセノ’４Ｊ’Ｐ
ＲＯ＃Ｂ出力のアドレス信号の上位ビットは読み出し用
デコーダＩ） Ｅ Ｃでデコードされ、各記１．ａ回路
内のゲートＧ１を経由し°ζメモリＭＥＭのＣＳ（チッ
プ・セレクト）端子に印加し、下位ヒツトは夫々のセレ
クタＳＥＬを経由してメモリＭＥＭのＡ（アドレス）端
子に印加し、データはメモリＭＥＭのＤｏ端子より読み
出される。
ＲＯ＃Ｂ出力のアドレス信号の上位ビットは読み出し用
デコーダＩ） Ｅ Ｃでデコードされ、各記１．ａ回路
内のゲートＧ１を経由し°ζメモリＭＥＭのＣＳ（チッ
プ・セレクト）端子に印加し、下位ヒツトは夫々のセレ
クタＳＥＬを経由してメモリＭＥＭのＡ（アドレス）端
子に印加し、データはメモリＭＥＭのＤｏ端子より読み
出される。
次にマイクロ・プロセッサＰ Ｒ○＃Ｂはバンク・レジ
スタＲＥＧ＃Ｂに対し、記憶回路＃２を指定し、同様に
記１、ａ回路＃２のメモリＭ Ｅ Ｍの内容を読み出し
、最後に記１．１回路＃３のメモリＭ Ｅ ｌｖｌの内
容を読み出す。
スタＲＥＧ＃Ｂに対し、記憶回路＃２を指定し、同様に
記１、ａ回路＃２のメモリＭ Ｅ Ｍの内容を読み出し
、最後に記１．１回路＃３のメモリＭ Ｅ ｌｖｌの内
容を読み出す。
今仮にマイクロ・プロセッサｌ） ＋＜ Ｏ＃ １３か
記１，０回路＃２の内容を読み出し中に、マイク１ノ・
プＩＩセソザＰ ＲＯ＃Δが書込みをするとする。此の
場合、書込めより読め出しが優先する様にする。此の為
記１１ｇ回路＃２の内容の読め出しは正確に実施される
が其の間に記憶回路＃１、＃３の内容は更新される。
記１，０回路＃２の内容を読み出し中に、マイク１ノ・
プＩＩセソザＰ ＲＯ＃Δが書込みをするとする。此の
場合、書込めより読め出しが優先する様にする。此の為
記１１ｇ回路＃２の内容の読め出しは正確に実施される
が其の間に記憶回路＃１、＃３の内容は更新される。
従ってマイクロ・プロセッサＰ ＲＯ＃ Ｂの読め出し
た記憶回路＃］、＃２の内容は同一で記ｉ！回路＃３の
内容とは異なることになる。此の結果記１、ａ回路＃１
、＃２の内容を真値とする。
た記憶回路＃］、＃２の内容は同一で記ｉ！回路＃３の
内容とは異なることになる。此の結果記１、ａ回路＃１
、＃２の内容を真値とする。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、ソフトウェア
の処理を若干増やすことにより、複雑なハードウェアの
論理を組むことなくマイクロ・プロ−１！ソザ間でデー
タの交換が出来ると云う大きい効果がある。
の処理を若干増やすことにより、複雑なハードウェアの
論理を組むことなくマイクロ・プロ−１！ソザ間でデー
タの交換が出来ると云う大きい効果がある。
図は本発明の一実施例を示すフロック図である。
図中、ＰＲＯ＃Ａ、Ｉ）ＲＯ＃Ｂは夫々マイクＩ」・プ
ロセッサ、Ｄ ｌｉ ＣＩ ＃Δは書込め用デコーク、
１） ＩＥ Ｃ２＃ Ｂは記憶回路選択用テコーダ、Ｒ
ＥＧ＃Ｂは夫々バンク・レジスタ、＃１、＃２、＃３ば
夫々本発明による記憶回路で、夫々メモリＭ ＥＭ１ゲ
ートＧ１、ゲートＧ２、セレクタＳ Ｅ Ｌ、読め出し
用デコーダＤＥＣで構成される。
ロセッサ、Ｄ ｌｉ ＣＩ ＃Δは書込め用デコーク、
１） ＩＥ Ｃ２＃ Ｂは記憶回路選択用テコーダ、Ｒ
ＥＧ＃Ｂは夫々バンク・レジスタ、＃１、＃２、＃３ば
夫々本発明による記憶回路で、夫々メモリＭ ＥＭ１ゲ
ートＧ１、ゲートＧ２、セレクタＳ Ｅ Ｌ、読め出し
用デコーダＤＥＣで構成される。
Claims (1)
- 二つのマイク１コ・プロセッサ間でデータの転送を行・
う場合、１１１記両マイクロ・プロセッサ間に三／１Ｊ
ｉ１以上のバッファ・メモリを設け、前記三個以上のバ
ッファ・メモリに対する舊込みは同局に行い、前記三個
以上式ソファ・メモリからの読み出しは時系列的に順次
行い、読み出しは刊込めに優先ずろ様に制御し且つ前記
三個以上のバッファ・メモリからの読み出しデータを多
数決により真（１ｊ＋と決定することを特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166891A JPS6059457A (ja) | 1983-09-10 | 1983-09-10 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166891A JPS6059457A (ja) | 1983-09-10 | 1983-09-10 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059457A true JPS6059457A (ja) | 1985-04-05 |
Family
ID=15839537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166891A Pending JPS6059457A (ja) | 1983-09-10 | 1983-09-10 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059457A (ja) |
-
1983
- 1983-09-10 JP JP58166891A patent/JPS6059457A/ja active Pending
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