JPH04319754A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH04319754A JPH04319754A JP3112166A JP11216691A JPH04319754A JP H04319754 A JPH04319754 A JP H04319754A JP 3112166 A JP3112166 A JP 3112166A JP 11216691 A JP11216691 A JP 11216691A JP H04319754 A JPH04319754 A JP H04319754A
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- JP
- Japan
- Prior art keywords
- data
- transfer
- computer
- bus
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、複数の計算機ユニッ
ト間で各ＤＭＡ（ダイレクト メモリ アクセス）
制御回路を介してデータ授受を行うためのデータ転送方
式に関するものである。
ト間で各ＤＭＡ（ダイレクト メモリ アクセス）
制御回路を介してデータ授受を行うためのデータ転送方
式に関するものである。
【０００２】
【従来の技術】図３は従来のデータ転送方式を実現する
転送システムの構成を示す図であり、図において、Ａ，
Ｂは当該転送システムを構成する計算機ユニットである
。
転送システムの構成を示す図であり、図において、Ａ，
Ｂは当該転送システムを構成する計算機ユニットである
。
【０００３】そして、この計算機ユニットＡ，Ｂはそれ
ぞれ、各種処理を行う第１及び第２の計算機１ａ，１ｂ
、前記第１及び第２の計算機１ａ，１ｂにより処理され
た転送データを一旦格納する第１及び第２の記憶回路２
ａ，２ｂ、及び前記第１及び第２の記憶回路に格納され
ている転送データの転送制御を行う第１及び第２のＤＭ
Ａ制御回路３ａ，３ｂから構成されている。
ぞれ、各種処理を行う第１及び第２の計算機１ａ，１ｂ
、前記第１及び第２の計算機１ａ，１ｂにより処理され
た転送データを一旦格納する第１及び第２の記憶回路２
ａ，２ｂ、及び前記第１及び第２の記憶回路に格納され
ている転送データの転送制御を行う第１及び第２のＤＭ
Ａ制御回路３ａ，３ｂから構成されている。
【０００４】また、計算機ユニットＡにおいて、前記第
１の計算機１ａ、第１の記憶回路２ａ、及び第１のＤＭ
Ａ制御回路３ａはデータの読出し及び書込みアドレスを
指定するためのアドレスバス４ａと、データの読出し及
び書込みを行うデータバス５ａにより接続されており、
同様に、計算機ユニットＢにおいて、前記第２の計算機
１ｂ、第２の記憶回路２ｂ、及び第２のＤＭＡ制御回路
３ｂもアドレスバス４ｂとデータバス５ｂにより接続さ
れている。
１の計算機１ａ、第１の記憶回路２ａ、及び第１のＤＭ
Ａ制御回路３ａはデータの読出し及び書込みアドレスを
指定するためのアドレスバス４ａと、データの読出し及
び書込みを行うデータバス５ａにより接続されており、
同様に、計算機ユニットＢにおいて、前記第２の計算機
１ｂ、第２の記憶回路２ｂ、及び第２のＤＭＡ制御回路
３ｂもアドレスバス４ｂとデータバス５ｂにより接続さ
れている。
【０００５】そして、各計算機ユニットＡ，Ｂ間は第１
及び第２のＤＭＡ制御回路３ａ，３ｂを介して、転送デ
ータを伝送する転送データバス６及び第１及び第２のＤ
ＭＡ制御回路３ａ，３ｂが転送制御するための転送制御
信号線７により接続されている。
及び第２のＤＭＡ制御回路３ａ，３ｂを介して、転送デ
ータを伝送する転送データバス６及び第１及び第２のＤ
ＭＡ制御回路３ａ，３ｂが転送制御するための転送制御
信号線７により接続されている。
【０００６】次に動作について説明する。ここでは、計
算機ユニットＡから計算機ユニットＢへのデータ転送を
行う場合について説明する。
算機ユニットＡから計算機ユニットＢへのデータ転送を
行う場合について説明する。
【０００７】まず、送信側の計算機ユニットＡにおいて
、計算機１ａは処理したデータを、アドレスバス４ａを
介して指定した第１の記憶回路２ａ内のアドレスにデー
タバス５ａを介して転送データを一旦格納させ、転送準
備が完了すると、第１のＤＭＡ制御回路３ａに転送指示
を出力する。そして、この指示を受けた第１のＤＭＡ制
御回路３ａは転送制御信号線７を介して受信側の第２の
ＤＭＡ制御回路３ｂに転送制御信号を出力してハンドシ
ェイクし、前記記憶回路２ａに一旦格納されている転送
データをアドレスバス４ａ及びデータバス５ａを介して
読出し、転送データバス６に出力する。
、計算機１ａは処理したデータを、アドレスバス４ａを
介して指定した第１の記憶回路２ａ内のアドレスにデー
タバス５ａを介して転送データを一旦格納させ、転送準
備が完了すると、第１のＤＭＡ制御回路３ａに転送指示
を出力する。そして、この指示を受けた第１のＤＭＡ制
御回路３ａは転送制御信号線７を介して受信側の第２の
ＤＭＡ制御回路３ｂに転送制御信号を出力してハンドシ
ェイクし、前記記憶回路２ａに一旦格納されている転送
データをアドレスバス４ａ及びデータバス５ａを介して
読出し、転送データバス６に出力する。
【０００８】一方、受信側の計算機ユニットＢにおいて
、第２のＤＭＡ制御回路３ｂは受信した転送データを、
アドレスバス４ｂを介して指定した第２の記憶回路２ｂ
内のアドレスにデータバス５ｂを介して受信した転送デ
ータを一旦格納する。そして、第２の計算機１ｂはアド
レスバス４ｂを介して指定した第２の記憶回路２ｂ内の
転送データをデータバス５ｂを介して読込むことで転送
が完了する。なお、逆方向へのデータ転送の場合も同様
に、計算機ユニットＢから計算機ユニットＡに対して行
われる。
、第２のＤＭＡ制御回路３ｂは受信した転送データを、
アドレスバス４ｂを介して指定した第２の記憶回路２ｂ
内のアドレスにデータバス５ｂを介して受信した転送デ
ータを一旦格納する。そして、第２の計算機１ｂはアド
レスバス４ｂを介して指定した第２の記憶回路２ｂ内の
転送データをデータバス５ｂを介して読込むことで転送
が完了する。なお、逆方向へのデータ転送の場合も同様
に、計算機ユニットＢから計算機ユニットＡに対して行
われる。
【０００９】
【発明が解決しようとする課題】従来のデータ転送方式
は以上のように構成されているので、計算機及びＤＭＡ
制御回路は同じアドレスバス及びデータバスを介して記
憶回路とのデータ書込み及びデータ読出しを行っている
ので、ＤＡＭ制御回路が転送制御中は、該アドレスバス
及びデータバスを占有するため、前記計算機は演算処理
を停止してホールド状態にする必要があり、この間は該
計算機のデッドタイムとなって演算処理能力を低下させ
るなどの課題があった。
は以上のように構成されているので、計算機及びＤＭＡ
制御回路は同じアドレスバス及びデータバスを介して記
憶回路とのデータ書込み及びデータ読出しを行っている
ので、ＤＡＭ制御回路が転送制御中は、該アドレスバス
及びデータバスを占有するため、前記計算機は演算処理
を停止してホールド状態にする必要があり、この間は該
計算機のデッドタイムとなって演算処理能力を低下させ
るなどの課題があった。
【００１０】この発明は上記のような課題を解消するた
めになされたもので、データ転送中での計算機の演算処
理停止をなくし、該計算機の演算処理能力を低下させる
ことなくリアルタイムにデータ転送を可能にするデータ
転送方式を得ることを目的とする。
めになされたもので、データ転送中での計算機の演算処
理停止をなくし、該計算機の演算処理能力を低下させる
ことなくリアルタイムにデータ転送を可能にするデータ
転送方式を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るデータ転
送方式は、データ転送を行う各計算機ユニットにおいて
、転送データを一旦格納する記憶回路をマルチポート化
し、該記憶回路への処理後データ書込み用のアドレスバ
ス及びデータバスと、該記憶回路からの転送データ読出
し用のアドレスバス及びデータバスとを分離するように
したものである。
送方式は、データ転送を行う各計算機ユニットにおいて
、転送データを一旦格納する記憶回路をマルチポート化
し、該記憶回路への処理後データ書込み用のアドレスバ
ス及びデータバスと、該記憶回路からの転送データ読出
し用のアドレスバス及びデータバスとを分離するように
したものである。
【００１２】
【作用】この発明におけるデータ転送方式は、各計算機
ユニットで記憶回路をマルチポート化し、計算機により
制御するためのアドレスバス及びデータバスと、ＤＭＡ
制御回路により転送制御するためのアドレスバス及びデ
ータバスとを分離したので、前記計算機及びＤＭＡ制御
回路のそれぞれの転送動作を独立に行うことができる。
ユニットで記憶回路をマルチポート化し、計算機により
制御するためのアドレスバス及びデータバスと、ＤＭＡ
制御回路により転送制御するためのアドレスバス及びデ
ータバスとを分離したので、前記計算機及びＤＭＡ制御
回路のそれぞれの転送動作を独立に行うことができる。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるデータ転送方式
を実現する転送システムの構成を示すブロック図であり
、従来の転送システム（図３）と同一または相当部分に
は同一符号を付して説明を省略する。
する。図１はこの発明の一実施例によるデータ転送方式
を実現する転送システムの構成を示すブロック図であり
、従来の転送システム（図３）と同一または相当部分に
は同一符号を付して説明を省略する。
【００１４】なお、図において、第１及び第２の記憶回
路２ａ，２ｂはそれぞれマルチポート化されており、８
ａ，８ｂはそれぞれ第１及び第２のＤＭＡ制御回路３ａ
，３ｂの転送制御専用に新たに設けられたアドレスバス
、９ａ，９ｂは同様に新たに設けられたデータバスであ
る。
路２ａ，２ｂはそれぞれマルチポート化されており、８
ａ，８ｂはそれぞれ第１及び第２のＤＭＡ制御回路３ａ
，３ｂの転送制御専用に新たに設けられたアドレスバス
、９ａ，９ｂは同様に新たに設けられたデータバスであ
る。
【００１５】次に動作について説明する。ここでは、計
算機ユニットＡから計算機ユニットＢへのデータ転送を
行う場合について説明する。
算機ユニットＡから計算機ユニットＢへのデータ転送を
行う場合について説明する。
【００１６】まず、送信側の計算機ユニットＡにおいて
、計算機１ａは処理したデータを、アドレスバス４ａを
介して指定した第１の記憶回路２ａ内のアドレスにデー
タバス５ａを介して転送データを一旦格納させ、転送準
備が完了すると、第１のＤＭＡ制御回路３ａに転送指示
を出力し、他の演算処理に移る。そして、この指示を受
けた第１のＤＭＡ制御回路３ａは転送制御信号線７を介
して受信側の第２のＤＭＡ制御回路３ｂに転送制御信号
を出力してハンドシェイクし、前記記憶回路２ａに一旦
格納されている転送データをアドレスバス８ａ及びデー
タバス９ａを介して読出し、転送データバス６に出力す
る。
、計算機１ａは処理したデータを、アドレスバス４ａを
介して指定した第１の記憶回路２ａ内のアドレスにデー
タバス５ａを介して転送データを一旦格納させ、転送準
備が完了すると、第１のＤＭＡ制御回路３ａに転送指示
を出力し、他の演算処理に移る。そして、この指示を受
けた第１のＤＭＡ制御回路３ａは転送制御信号線７を介
して受信側の第２のＤＭＡ制御回路３ｂに転送制御信号
を出力してハンドシェイクし、前記記憶回路２ａに一旦
格納されている転送データをアドレスバス８ａ及びデー
タバス９ａを介して読出し、転送データバス６に出力す
る。
【００１７】一方、受信側の計算機ユニットＢにおいて
、第２のＤＭＡ制御回路３ｂは受信した転送データを、
アドレスバス８ｂを介して指定した第２の記憶回路２ｂ
内のアドレスにデータバス９ｂを介して受信した転送デ
ータを一旦格納する。そして、第２の計算機１ｂはアド
レスバス４ｂを介して指定した第２の記憶回路２ｂ内の
転送データをデータバス５ｂを介して読込むことで転送
が完了する。
、第２のＤＭＡ制御回路３ｂは受信した転送データを、
アドレスバス８ｂを介して指定した第２の記憶回路２ｂ
内のアドレスにデータバス９ｂを介して受信した転送デ
ータを一旦格納する。そして、第２の計算機１ｂはアド
レスバス４ｂを介して指定した第２の記憶回路２ｂ内の
転送データをデータバス５ｂを介して読込むことで転送
が完了する。
【００１８】この際、第１及び第２の計算機１ａ，１ｂ
の動作と第１及び第２のＤＭＡ制御回路３ａ，３ｂとの
動作は完全に分離しており、該第１及び第２の計算機１
ａ，１ｂは転送制御中であっても処理を停止する必要が
ない。また、逆方向へのデータ転送の場合も同様に、計
算機ユニットＢから計算機ユニットＡに対して行われる
。
の動作と第１及び第２のＤＭＡ制御回路３ａ，３ｂとの
動作は完全に分離しており、該第１及び第２の計算機１
ａ，１ｂは転送制御中であっても処理を停止する必要が
ない。また、逆方向へのデータ転送の場合も同様に、計
算機ユニットＢから計算機ユニットＡに対して行われる
。
【００１９】なお、上記実施例では、データ転送元の計
算機ユニットと、データ転送先の計算機ユニットとが１
対１の場合について説明したが、図３に示すように、デ
ータ転送先が複数あっても同様の効果を奏する。
算機ユニットと、データ転送先の計算機ユニットとが１
対１の場合について説明したが、図３に示すように、デ
ータ転送先が複数あっても同様の効果を奏する。
【００２０】
【発明の効果】以上のように、この発明によれば、各計
算機ユニットにおいて、転送データを一旦格納する記憶
回路をマルチポート化し、該記憶回路への処理後データ
書込み用のアドレスバス及びデータバスと、該記憶回路
からの転送データ読出し用のアドレスバス及びデータバ
スとを分離した構成にしたので、転送制御中であっても
計算機の演算処理を停止させることなく、リアルタイム
でデータ転送が行える効果がある。
算機ユニットにおいて、転送データを一旦格納する記憶
回路をマルチポート化し、該記憶回路への処理後データ
書込み用のアドレスバス及びデータバスと、該記憶回路
からの転送データ読出し用のアドレスバス及びデータバ
スとを分離した構成にしたので、転送制御中であっても
計算機の演算処理を停止させることなく、リアルタイム
でデータ転送が行える効果がある。
【図１】この発明の一実施例によるデータ転送方式を実
現する転送システムの構成を示すブロック図である。
現する転送システムの構成を示すブロック図である。
【図２】この発明の他の実施例によるデータ転送方式を
実現する転送システムの構成を示すブロック図である。
実現する転送システムの構成を示すブロック図である。
【図３】従来のデータ転送方式を実現する転送システム
の構成を示すブロック図である。
の構成を示すブロック図である。
１ａ，１ｂ 第１及び第２の計算機
Claims (1)
- 【請求項１】 一の計算機ユニット内で、計算機が処
理して一旦アドレスバス及びデータバスを介して記憶回
路へ書込んだデータを、ＤＭＡ制御回路が該アドレスバ
ス及びデータバスを介して読出し、他の計算機ユニット
内のＤＭＡ制御回路とハンドシェイクして転送するデー
タ転送方式において、前記各計算機ユニット内の記憶回
路をマルチポート化し、前記計算機から処理したデータ
を該記憶回路へ書込むためのアドレスバス及びデータバ
スと、該記憶回路から転送するデータを前記ＤＭＡ制御
回路が読出すためのアドレスバス及びデータバスとを分
離することで、同一計算機ユニット内での計算機及びＤ
ＭＡ制御回路の動作を独立させたことを特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112166A JPH04319754A (ja) | 1991-04-18 | 1991-04-18 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112166A JPH04319754A (ja) | 1991-04-18 | 1991-04-18 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319754A true JPH04319754A (ja) | 1992-11-10 |
Family
ID=14579898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112166A Pending JPH04319754A (ja) | 1991-04-18 | 1991-04-18 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032008A (ja) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | ディジタルシグナルプロセッサによるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法 |
-
1991
- 1991-04-18 JP JP3112166A patent/JPH04319754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032008A (ja) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | ディジタルシグナルプロセッサによるメモリ転送装置およびディジタルシグナルプロセッサによるメモリ転送方法 |
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