JPS59208647A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS59208647A JPS59208647A JP58083665A JP8366583A JPS59208647A JP S59208647 A JPS59208647 A JP S59208647A JP 58083665 A JP58083665 A JP 58083665A JP 8366583 A JP8366583 A JP 8366583A JP S59208647 A JPS59208647 A JP S59208647A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bit
- instruction
- microinstruction
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般のデータ処理装置に使用されるマイクロ
プロセッサに関し、特に外部条件により分岐を効率よく
行うためのアドレス生成方式に関する。
プロセッサに関し、特に外部条件により分岐を効率よく
行うためのアドレス生成方式に関する。
（従来技術）
従来、データ処理装置におけるマイクロプロセッサにお
いては、マイクロ命令により各種のデータ処理を行うと
共に、次に実行されるべきマイクロ命令のアドレスを生
成しているが、外部ユニットのステータスに応じて条件
イ」き分岐を行うようなマイクロ命令の必要性がしばし
ば経験される。
いては、マイクロ命令により各種のデータ処理を行うと
共に、次に実行されるべきマイクロ命令のアドレスを生
成しているが、外部ユニットのステータスに応じて条件
イ」き分岐を行うようなマイクロ命令の必要性がしばし
ば経験される。
従来のマイクロプロセッサにおいては、斯かるマイクロ
命令を実行して処理を続行する手段とし−Ｃ次の２方式
が採用されていた。第１の方式は、外部ユニットにより
処理されたステータスを共通バスを介して、いったんマ
イクロプロセッサ側に引取り、そこで条件付き分岐によ
ってステータスを判定するものである。第２の方式は、
外部ユニットとマイクロプロセッサとの間に独立した結
線を備付け、これによってマイクロプロセッサがステー
タス情報を受取ってアドレス生成を行うものである。し
かし、前考ではステータスを引取るために余分なステッ
プが必要であるため、処理速度が低くなると云う欠点が
あり、後者では外部条件を受取るための特別な八−ドウ
エア端子が必要であると云う欠点があった。
命令を実行して処理を続行する手段とし−Ｃ次の２方式
が採用されていた。第１の方式は、外部ユニットにより
処理されたステータスを共通バスを介して、いったんマ
イクロプロセッサ側に引取り、そこで条件付き分岐によ
ってステータスを判定するものである。第２の方式は、
外部ユニットとマイクロプロセッサとの間に独立した結
線を備付け、これによってマイクロプロセッサがステー
タス情報を受取ってアドレス生成を行うものである。し
かし、前考ではステータスを引取るために余分なステッ
プが必要であるため、処理速度が低くなると云う欠点が
あり、後者では外部条件を受取るための特別な八−ドウ
エア端子が必要であると云う欠点があった。
（発明の目的）
本発明の目的は、マイクロ命令のアドレスを上位アドレ
スと下位アドレスとに分け、上記命令のデコーダにアド
レス選択指示信号を発生させ、さらに、それぞれ上位ア
ドレスと下位アドレスとを選択的に送出する３ステ一ト
ゲート群を備え、これによって上位アドレスは命令の糧
類によらず使用し、下位アドレスは条件付き分岐命令に
おいては使用しないようにして分岐命令のアドレスを生
成することにより上記欠点を除去し、余分な処理ステッ
プや余分な外部接続端子が不要なマイクロプロセッサを
提供することにある。
スと下位アドレスとに分け、上記命令のデコーダにアド
レス選択指示信号を発生させ、さらに、それぞれ上位ア
ドレスと下位アドレスとを選択的に送出する３ステ一ト
ゲート群を備え、これによって上位アドレスは命令の糧
類によらず使用し、下位アドレスは条件付き分岐命令に
おいては使用しないようにして分岐命令のアドレスを生
成することにより上記欠点を除去し、余分な処理ステッ
プや余分な外部接続端子が不要なマイクロプロセッサを
提供することにある。
（発明の構成）
本発明によるマイクロプロセッサは命令レジスタと、デ
コーダと、アドレス生成回路と、第１および第２の３ス
テ一トゲート群とを具備して構成したものである。
コーダと、アドレス生成回路と、第１および第２の３ス
テ一トゲート群とを具備して構成したものである。
命令レジスタはマイクロ命令を一時的に保持するための
ものであり、デコーダは命令レジスタに保持されている
マイクロ命令を解読してアドレス情報を取出すためのも
のであり、アドレス生成回路はアドレス情報をもとにし
て上位ビットと下位ビットとから成るアドレスを生成す
るためのものである。
ものであり、デコーダは命令レジスタに保持されている
マイクロ命令を解読してアドレス情報を取出すためのも
のであり、アドレス生成回路はアドレス情報をもとにし
て上位ビットと下位ビットとから成るアドレスを生成す
るためのものである。
第１の３ヌテ一トゲート群は上位ビットから成る上位ア
ドレスをゲートするためのものであり、第２の３ステ一
トゲート群は下位ビットから成る下位アドレスをゲート
するためのものである。
ドレスをゲートするためのものであり、第２の３ステ一
トゲート群は下位ビットから成る下位アドレスをゲート
するためのものである。
本発明においては、分岐なしの命令に対しては第１、お
よび第２の３ステ一トゲート群をデコーダからの指示に
より同時に開き、条件付き分岐命令に対しては、第１の
３ステ一トゲート群のみをデコーダからの指示により開
き、下位アドレスを他からの分岐アドレスとすることが
できるように構成しである。
よび第２の３ステ一トゲート群をデコーダからの指示に
より同時に開き、条件付き分岐命令に対しては、第１の
３ステ一トゲート群のみをデコーダからの指示により開
き、下位アドレスを他からの分岐アドレスとすることが
できるように構成しである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるマイクロプロセッサの一実施例
を関連装置と共に示したブロック図である。第１図にお
いて、１はマイクロプロセッサ、２は外部ユニット、３
はマイクロプログラム記憶装置、４はマイクロ命令記憶
領域、５゜６はそれぞれ第１および第２の命令レジスタ
、７．８はそれぞれ第１および第２のデコーダ、９．１
０はそれぞれ第１および第２のアドレス生成回路、１１
〜１３はそれぞれ第１〜第３の３ステ一トゲート群であ
る。
を関連装置と共に示したブロック図である。第１図にお
いて、１はマイクロプロセッサ、２は外部ユニット、３
はマイクロプログラム記憶装置、４はマイクロ命令記憶
領域、５゜６はそれぞれ第１および第２の命令レジスタ
、７．８はそれぞれ第１および第２のデコーダ、９．１
０はそれぞれ第１および第２のアドレス生成回路、１１
〜１３はそれぞれ第１〜第３の３ステ一トゲート群であ
る。
マイクロプロセッサ１と外部ユニ・ソト２とは、マイク
ロプログラム記憶装置３に記憶さｉｚでいるマイクロ命
令の制御に従って動作する。マイクロ命令は、マイクロ
プロセッサ１の命令を収容したＡフィールドと、外部ユ
ニット２に対する制御情報を収容したＢフィールドとか
ら成立つ命令である。なお、Ａフィールドの命令は水平
形のマイクロ命令であり、次に実行すべきマイクロ命令
のアドレスを指示するだめの情報を含むものである。マ
イクロプロセッサ１では、マイクロ命令の人フィールド
を第１のマイクロ命令レジスタ５に取込み、第１のデコ
ーダ７により解読して各部を制御する。マイクロ命令を
解読して得られた一部の信号に従い、第１のアドレス生
成回路９によって、次に実行すべきマイクロ命令のアド
レスを生成し、第１および第２の３ステートゲ−ト群１
１，１２を通して出力する。ここで、信号線１４上の第
１のゲート制御信号は第１の３ステ一トゲート群１１の
開閉を制御し、信号線１５上の第２のゲート制御信号は
第２の３ステ一トゲート群１２の開閉を制御する。いつ
げう、外部ユニット２ではマイクロ命令のＢフィールド
を第２のマイクロ命令レジスタ６１／！：取込み、第２
のデコーダ８により解読して各種の処理を行う。外部条
件による分岐が指示されて込る場合には、処理結果のス
テータスを検出して第２のアドレス生成回路１０により
アドレスを生成し、第３の３ステ一トゲート群１３を介
してこのアドレスを出力する。その際、第３の３ステ一
トゲート群１３の開閉は、信号線１６上の第３のゲート
制御信号により制御される。出力されたマイクロ命令ア
ドレスは、上位アドレスバス１７と下位アドレスバス１
８とにより、マイクロプログラム記憶装置３に与えられ
る。ここで、上位アドレスバス１７には、マイクロプロ
セッサ１の第１の３ステ一トゲート群１１により迦択送
出された上位アドレスが乗り、下位アドレスバス１８に
はマイクロプロセッサ１の第２の３ステ一トゲート群１
２から出力されたアドレスか、あるいは外部ユニット２
の第３の３ステ一トゲート群１３から出力されたアドレ
スかが乗る。
ロプログラム記憶装置３に記憶さｉｚでいるマイクロ命
令の制御に従って動作する。マイクロ命令は、マイクロ
プロセッサ１の命令を収容したＡフィールドと、外部ユ
ニット２に対する制御情報を収容したＢフィールドとか
ら成立つ命令である。なお、Ａフィールドの命令は水平
形のマイクロ命令であり、次に実行すべきマイクロ命令
のアドレスを指示するだめの情報を含むものである。マ
イクロプロセッサ１では、マイクロ命令の人フィールド
を第１のマイクロ命令レジスタ５に取込み、第１のデコ
ーダ７により解読して各部を制御する。マイクロ命令を
解読して得られた一部の信号に従い、第１のアドレス生
成回路９によって、次に実行すべきマイクロ命令のアド
レスを生成し、第１および第２の３ステートゲ−ト群１
１，１２を通して出力する。ここで、信号線１４上の第
１のゲート制御信号は第１の３ステ一トゲート群１１の
開閉を制御し、信号線１５上の第２のゲート制御信号は
第２の３ステ一トゲート群１２の開閉を制御する。いつ
げう、外部ユニット２ではマイクロ命令のＢフィールド
を第２のマイクロ命令レジスタ６１／！：取込み、第２
のデコーダ８により解読して各種の処理を行う。外部条
件による分岐が指示されて込る場合には、処理結果のス
テータスを検出して第２のアドレス生成回路１０により
アドレスを生成し、第３の３ステ一トゲート群１３を介
してこのアドレスを出力する。その際、第３の３ステ一
トゲート群１３の開閉は、信号線１６上の第３のゲート
制御信号により制御される。出力されたマイクロ命令ア
ドレスは、上位アドレスバス１７と下位アドレスバス１
８とにより、マイクロプログラム記憶装置３に与えられ
る。ここで、上位アドレスバス１７には、マイクロプロ
セッサ１の第１の３ステ一トゲート群１１により迦択送
出された上位アドレスが乗り、下位アドレスバス１８に
はマイクロプロセッサ１の第２の３ステ一トゲート群１
２から出力されたアドレスか、あるいは外部ユニット２
の第３の３ステ一トゲート群１３から出力されたアドレ
スかが乗る。
次に、本実施例における動作を説明する。
以下の説明を具体化するために、マイクロ命令アドレス
の長さを１６ビツトとし、上位アドレスを１３ビツト、
下位アドレスを３ビツトとする。
の長さを１６ビツトとし、上位アドレスを１３ビツト、
下位アドレスを３ビツトとする。
この場合、第１の３ステ一トゲート群１１のゲート数は
１３であって、第２および第３の３ステ一トゲート群１
２ 、１３のゲート数はそれぞれ３である。また、上位
アドレスバス１７は１３ビツト、下位アドレスバス１８
は３ビツトである。また、第１〜第３の３ステ一トゲー
ト群１１〜１３は、ゲート制御信号の状態が００時に開
き、１０時に閉じるものとする。１ず、成る時点で取出
されたマイクロ命令が、外部条件による分岐では々いよ
うな、通常の命令である場合を考える。
１３であって、第２および第３の３ステ一トゲート群１
２ 、１３のゲート数はそれぞれ３である。また、上位
アドレスバス１７は１３ビツト、下位アドレスバス１８
は３ビツトである。また、第１〜第３の３ステ一トゲー
ト群１１〜１３は、ゲート制御信号の状態が００時に開
き、１０時に閉じるものとする。１ず、成る時点で取出
されたマイクロ命令が、外部条件による分岐では々いよ
うな、通常の命令である場合を考える。
この場合には、マイクロプロセッサｌはＡフィールドの
マイクロ命令によ、り各種のデータ処理を行うと同時忙
、第１のアドレス生成回路９により次に実行すべき１６
ビツトのマイクロ命令アドレスを生成し、信号線１４．
１５上の第１および第２のゲート制御信号の状態を共に
０にする。
マイクロ命令によ、り各種のデータ処理を行うと同時忙
、第１のアドレス生成回路９により次に実行すべき１６
ビツトのマイクロ命令アドレスを生成し、信号線１４．
１５上の第１および第２のゲート制御信号の状態を共に
０にする。
これＫよって、第１および第２の３ステ一トゲート群１
１．１２が開き、アドレスの上位１３ビツトが上位アド
レスバス１７に送出され、下位３ビツトが下位アドレス
バス１８に送出される。いっぽう、外部ユニット２にお
いては、Ｂフィー／ｌ／ドの制御情報によシ適当な処理
を行う。この場合、外部条件による分岐の指示は出てい
ないので、信号線１６上の第３のゲート制御信号の状態
を１にして第３の３ステ一トゲート群１３を閉じ、下位
アドレスバス１８へのアドレス出力を禁止する。
１．１２が開き、アドレスの上位１３ビツトが上位アド
レスバス１７に送出され、下位３ビツトが下位アドレス
バス１８に送出される。いっぽう、外部ユニット２にお
いては、Ｂフィー／ｌ／ドの制御情報によシ適当な処理
を行う。この場合、外部条件による分岐の指示は出てい
ないので、信号線１６上の第３のゲート制御信号の状態
を１にして第３の３ステ一トゲート群１３を閉じ、下位
アドレスバス１８へのアドレス出力を禁止する。
次に、外部条件による条件付き分岐命令が出された場合
には、上記の場合と同様Ｋ、マイクロプロセッサ１は第
１のアドレス生成回路９により次に実行すべきマイクロ
命令の１６ビツトのアドレスを生成する。この場合には
、信号線１４上の第１のゲート制御信号の状態が０にな
り、信号線１５上の第２のゲート制御信号の状態は１に
保六れているので、第２の３ステ一トゲート群１２が閉
じられる。そこで、上位１３ビット分のアドレスのみが
上位アドレスバス１フに送出され、下位３ビット分のア
ドレス出力が禁止される。
には、上記の場合と同様Ｋ、マイクロプロセッサ１は第
１のアドレス生成回路９により次に実行すべきマイクロ
命令の１６ビツトのアドレスを生成する。この場合には
、信号線１４上の第１のゲート制御信号の状態が０にな
り、信号線１５上の第２のゲート制御信号の状態は１に
保六れているので、第２の３ステ一トゲート群１２が閉
じられる。そこで、上位１３ビット分のアドレスのみが
上位アドレスバス１フに送出され、下位３ビット分のア
ドレス出力が禁止される。
いっぽう、外部ユニット２では、Ｂフィールドの制御情
報のなかに外部条件による条件付き分岐の指示が存在す
るために、処理の結果のステータスを検出し、第２のア
ドレス生成回路１０により３ビツトのアドレスを生成す
ると共に、信号線１６上の第３のゲート制御信号の状態
をＯにして、第３の３ステ一トゲート群１３を開き、下
位アドレスバス１８に対して３ビツトのアドレスを送出
する。このようにして、マイクロプロセッサ１からの１
３ビツトの上位アドレスと、外部ユニット２からの３ビ
ツトの下位アドレスとにより、１６ビツトのマイクロ命
令アドレスが形成 −され、外部ユニット２のステ
ータスによる条件付き分岐が可能になる。すなわち、マ
イクロ命令アドレスの上位１３ビツトは常にマイクログ
ロセッサ１により決定されるが、下位３ビツトは命令の
種類によりマイクロプロセッサ１か、あるいは外部ユニ
ット２かのいずれかにより決定される。
報のなかに外部条件による条件付き分岐の指示が存在す
るために、処理の結果のステータスを検出し、第２のア
ドレス生成回路１０により３ビツトのアドレスを生成す
ると共に、信号線１６上の第３のゲート制御信号の状態
をＯにして、第３の３ステ一トゲート群１３を開き、下
位アドレスバス１８に対して３ビツトのアドレスを送出
する。このようにして、マイクロプロセッサ１からの１
３ビツトの上位アドレスと、外部ユニット２からの３ビ
ツトの下位アドレスとにより、１６ビツトのマイクロ命
令アドレスが形成 −され、外部ユニット２のステ
ータスによる条件付き分岐が可能になる。すなわち、マ
イクロ命令アドレスの上位１３ビツトは常にマイクログ
ロセッサ１により決定されるが、下位３ビツトは命令の
種類によりマイクロプロセッサ１か、あるいは外部ユニ
ット２かのいずれかにより決定される。
なお、上記本実施例ではマイクロ命令を水平形としたた
め、各マイクロ命令のなかに次に実行すべきマイクロ命
令のアドレスの指示が存在し、外部ユニット２から送出
される下位アドレスをマイクロプロセッサ１に取込む必
要はなかった。しかし、垂直形マイクロ命令の場合には
、外部条件による分岐の指示が送出された時には、マイ
クロプロセッサ１の内部の第１のアドレス生成回路９に
存在するマイクロシーケンスカウンタ（図示されていな
い）に、下位アドレスバス１８のアドレス情報を取込む
必要が生じてくる。
め、各マイクロ命令のなかに次に実行すべきマイクロ命
令のアドレスの指示が存在し、外部ユニット２から送出
される下位アドレスをマイクロプロセッサ１に取込む必
要はなかった。しかし、垂直形マイクロ命令の場合には
、外部条件による分岐の指示が送出された時には、マイ
クロプロセッサ１の内部の第１のアドレス生成回路９に
存在するマイクロシーケンスカウンタ（図示されていな
い）に、下位アドレスバス１８のアドレス情報を取込む
必要が生じてくる。
斯かる場合には、第２の３ステ一トゲート群１２に両方
向性ゲートを用いることにより、下位アドレスバス１８
上のアドレスバス情報を上記マイクロシーケンスカウン
タに取込んでセットすればよい。
向性ゲートを用いることにより、下位アドレスバス１８
上のアドレスバス情報を上記マイクロシーケンスカウン
タに取込んでセットすればよい。
（発明の効果）
本発明は以上説明したように、デコーダと３ステ一トゲ
ート群とを備え、マイクロ命令アドレスを上位アドレス
と下位アドレスとに分け、上位アドレスは命令の種類に
よらず使用し、下位アドレスは条件付き分岐命令におい
ては使用しな込ようにして分岐命令のアドレスを生成す
るように構成することにより、余分な処理ステップを必
要とせず、また余分な外部接続端子を備える必要がない
ため、構成がきわめて簡易化されると云う効果がある。
ート群とを備え、マイクロ命令アドレスを上位アドレス
と下位アドレスとに分け、上位アドレスは命令の種類に
よらず使用し、下位アドレスは条件付き分岐命令におい
ては使用しな込ようにして分岐命令のアドレスを生成す
るように構成することにより、余分な処理ステップを必
要とせず、また余分な外部接続端子を備える必要がない
ため、構成がきわめて簡易化されると云う効果がある。
第１図は、本発明によるマイクロプロセッサを含む処理
装置の一実施例を示すブロック図である。 １・・・マイクロプロセッサ ２・・・外部ユニット ３・・・マイクロプログラム記憶装置 ４・・・マイクロ命令領域 ５．６・・・命令レジスタ ７．８・・・デコーダ ９．１０・・・アドレス生成回路 １１〜工３・・・３ステ一トゲート群 １４〜１６・・・信号線 １７．１８ ・・・ノくス 特許出願人 日本電気株式会社 代理人 弁理士弁 ノ ロ 壽
装置の一実施例を示すブロック図である。 １・・・マイクロプロセッサ ２・・・外部ユニット ３・・・マイクロプログラム記憶装置 ４・・・マイクロ命令領域 ５．６・・・命令レジスタ ７．８・・・デコーダ ９．１０・・・アドレス生成回路 １１〜工３・・・３ステ一トゲート群 １４〜１６・・・信号線 １７．１８ ・・・ノくス 特許出願人 日本電気株式会社 代理人 弁理士弁 ノ ロ 壽
Claims (1)
- マイクロ命令を一時的に保持するための命令レジスタと
、前記命令レジスタに保持された前記マイクロ命令を解
読してアドレス情報を取出すためのデコーダと、前記ア
ドレス情報をもとにして上位ビットと下位ビットとから
成るアドレスを生成するだめのアドレス生成回路と、前
記上位ビットから成る上位アドレスをゲートするための
第１の３ステ一トゲート群と、前記下位ビットから成る
下位アドレスをゲートするための第２の３ステ一トゲー
ト群とを具備し、分岐なしの命令に対しては前記第１お
よび第２の３ステ一トゲート群を同時に前記デコーダか
らの指示により開き、条件付き分岐命令に対しては前記
第１の３ステ一トゲート群のみを前記デコーダからの指
示により開き、前記下位アドレスを他からの分岐アドレ
スとすることができるように構成したマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083665A JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083665A JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208647A true JPS59208647A (ja) | 1984-11-27 |
| JPH0218731B2 JPH0218731B2 (ja) | 1990-04-26 |
Family
ID=13808753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083665A Granted JPS59208647A (ja) | 1983-05-13 | 1983-05-13 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208647A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07237478A (ja) * | 1994-02-25 | 1995-09-12 | Hiroaki Tomita | 可動椅子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147249A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5445545A (en) * | 1977-09-19 | 1979-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Control system for input and output interface |
| JPS5762441A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Microprogram-controller data processor |
-
1983
- 1983-05-13 JP JP58083665A patent/JPS59208647A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147249A (ja) * | 1974-05-15 | 1975-11-26 | ||
| JPS5445545A (en) * | 1977-09-19 | 1979-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Control system for input and output interface |
| JPS5762441A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Microprogram-controller data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218731B2 (ja) | 1990-04-26 |
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