JPS605978B2 - 記憶装置のアクセス制御方式 - Google Patents
記憶装置のアクセス制御方式Info
- Publication number
- JPS605978B2 JPS605978B2 JP49105367A JP10536774A JPS605978B2 JP S605978 B2 JPS605978 B2 JP S605978B2 JP 49105367 A JP49105367 A JP 49105367A JP 10536774 A JP10536774 A JP 10536774A JP S605978 B2 JPS605978 B2 JP S605978B2
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- JP
- Japan
- Prior art keywords
- address
- cycle
- access
- bank
- mismatch
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置のアクセス制御方式、特にィンタリ
ーブされたメモリ単位を有するデータ処理装置において
、複数のメモリ単位を順次指示するサイクル指定カウン
タの内容とアドレス情報から与えられたアクセスされる
べきメモリ単位との不一致が検出されたとき、上記アド
レス情報を一時保持せしめて上記サイクル指定カウンタ
の内容による指示とアクセスされるべきメモリ単位との
一致をとるよう制御せしめた記憶装置のアクセス制御方
式に関するものである。
ーブされたメモリ単位を有するデータ処理装置において
、複数のメモリ単位を順次指示するサイクル指定カウン
タの内容とアドレス情報から与えられたアクセスされる
べきメモリ単位との不一致が検出されたとき、上記アド
レス情報を一時保持せしめて上記サイクル指定カウンタ
の内容による指示とアクセスされるべきメモリ単位との
一致をとるよう制御せしめた記憶装置のアクセス制御方
式に関するものである。
例えばマイクロプログラム・データ処理装置において情
報処理部のマシンサイクル速度が遠くなると、それに見
合う速度の制御記憶装置は高価となる。
報処理部のマシンサイクル速度が遠くなると、それに見
合う速度の制御記憶装置は高価となる。
このためアクセス・サイクル・タイムの遅いメモリのま
まで速い場合と同等の効果を与える方式が考案されてい
る。その１つとして、制御記憶装置を２つの制御メモリ
単位例えばバンクに分け、両バンクを交互にアクセスし
等価的に毎マシン・サイクルでマイクロ命令を謙出す方
式即ちィンタリーブ方式が採用される。この場合、実行
を円滑にするため、■ 両バンクを必らず交互にアクセ
スするようなマイクロプログラムを組む、■ 両バンク
を交互にアクセスできなくなるようなアドレスが発生し
たら前に出したアドレスにもとずくサイクルが終るまで
待ってアクセスするか、２サイクル同じアドレスを出し
て不〉必要なデータ（マイクロ命令）が謙出されてきた
ときこれを受取らず１サイクル分クロツク・ストップし
て希望するデータが届くまで待つ、などの方式がとられ
る。
まで速い場合と同等の効果を与える方式が考案されてい
る。その１つとして、制御記憶装置を２つの制御メモリ
単位例えばバンクに分け、両バンクを交互にアクセスし
等価的に毎マシン・サイクルでマイクロ命令を謙出す方
式即ちィンタリーブ方式が採用される。この場合、実行
を円滑にするため、■ 両バンクを必らず交互にアクセ
スするようなマイクロプログラムを組む、■ 両バンク
を交互にアクセスできなくなるようなアドレスが発生し
たら前に出したアドレスにもとずくサイクルが終るまで
待ってアクセスするか、２サイクル同じアドレスを出し
て不〉必要なデータ（マイクロ命令）が謙出されてきた
ときこれを受取らず１サイクル分クロツク・ストップし
て希望するデータが届くまで待つ、などの方式がとられ
る。
上記■の方式はマイクロプログラムを組む際にダミー・
ワードをつくってやったりする必要があり、サブルーチ
ンへのりンクやワード割付けに努力を要し不便な点が多
い。本発明は、上記■の方式を比較的簡単なハードウェ
ア構成によって実現することを目的としている。そして
そのため本発明の記憶装置のアクセス制御方式は命令を
格納する複数の制御メモリ単位をそなえると共に、上記
制御メモリ単位に対するアクセスを行うべきアドレスが
保持されるアドレス保持レジスタをそなえ、上記複数の
制御メモリ単位がィンタリーブされたデータ処理装置に
おいて、上記制御メモリ単位に対するアクセスを順次所
定の順序で指示するサイクル指定カウンタをもうけると
共に、該サイクル指定カウンタの内容と上記アドレス保
持レジスタの内容中の上記制御メモリ単位を指示するビ
ットとの不一致を検出するアクセス比較検出手段をもう
け「該アクセス比較検出手段による不一致検出時予め定
められたサイクル・タイムにおいて当該サイクルの間、
謙出された命令の処理を無効にするよう制御することを
特徴としている。以下図面を参照しつつ説明する。第１
図は本発明によるアクセス制御方式の一実施例構成を示
し、第２図はその動作を説明するタイム・チャートの一
例を示す。
ワードをつくってやったりする必要があり、サブルーチ
ンへのりンクやワード割付けに努力を要し不便な点が多
い。本発明は、上記■の方式を比較的簡単なハードウェ
ア構成によって実現することを目的としている。そして
そのため本発明の記憶装置のアクセス制御方式は命令を
格納する複数の制御メモリ単位をそなえると共に、上記
制御メモリ単位に対するアクセスを行うべきアドレスが
保持されるアドレス保持レジスタをそなえ、上記複数の
制御メモリ単位がィンタリーブされたデータ処理装置に
おいて、上記制御メモリ単位に対するアクセスを順次所
定の順序で指示するサイクル指定カウンタをもうけると
共に、該サイクル指定カウンタの内容と上記アドレス保
持レジスタの内容中の上記制御メモリ単位を指示するビ
ットとの不一致を検出するアクセス比較検出手段をもう
け「該アクセス比較検出手段による不一致検出時予め定
められたサイクル・タイムにおいて当該サイクルの間、
謙出された命令の処理を無効にするよう制御することを
特徴としている。以下図面を参照しつつ説明する。第１
図は本発明によるアクセス制御方式の一実施例構成を示
し、第２図はその動作を説明するタイム・チャートの一
例を示す。
第１図において、竃−０，１一１は夫々制御メモリ単位
例えばバンク、２−０，２−１‘ま夫々アドレス１レジ
スタ、３はバンク切替回路、４はＣレジスタ（データ・
レジスタ）、５一０，５−１は夫々アドレス保持レジス
タ「 ６はアドレス‘アッセンブラ、７は不一致検出回
路、８は不一致ラッチ、９はサイクル指定ラツチ、１０
，１１はアンド回路、１２は反転回路、１３，１４は夫
々選択ゲート、１５はオア回路を表わしている。
例えばバンク、２−０，２−１‘ま夫々アドレス１レジ
スタ、３はバンク切替回路、４はＣレジスタ（データ・
レジスタ）、５一０，５−１は夫々アドレス保持レジス
タ「 ６はアドレス‘アッセンブラ、７は不一致検出回
路、８は不一致ラッチ、９はサイクル指定ラツチ、１０
，１１はアンド回路、１２は反転回路、１３，１４は夫
々選択ゲート、１５はオア回路を表わしている。
図示２ィンタリーブ方式の場合、＃０バンク１一０にア
ドレス２Ｎ，２Ｎ＋２，２Ｎ＋４……………が与えられ
、＃１バンク１一１‘こアドレス２Ｎ＋１，２Ｎ十３，
……………が与えられる。そしてアドレス２Ｎ，２Ｎ十
１，２Ｎ＋２，…………・・・に格納されたマイクロ命
令にしたがって順に処理が進められて行くとき「＃０バ
ンク１一０、＃１バンク１一１、＃○バンク１−０、…
………・・・と交互にアクセスされて行く。各バンクか
らの議出しサイクル・タイムは２７で今サイクル？９で
＃０バンク１−０１こ対してアクセスされたとき読出さ
れたデータ（マイクロ命令）はサイクル７，を経過して
サイクル７２時にＣレジスタ４に謙出されてくる。そし
てサイクルす，時には＃０バンクーー０では議出し処理
が進行中であり、このとき他側の＃１バンク１−１に対
して読出しアクセスをかけて行くようにされる。図にお
いて、サイクル指定ラツチ９はいわば２進カゥンタを構
成しており、＃０バンク１一０と＃１バンク１一１との
いずれを最初にアクセスするかを指示する信号ＡＣＳｏ
またはＡＣＳ，により例えば信号ＡＣＳ。
ドレス２Ｎ，２Ｎ＋２，２Ｎ＋４……………が与えられ
、＃１バンク１一１‘こアドレス２Ｎ＋１，２Ｎ十３，
……………が与えられる。そしてアドレス２Ｎ，２Ｎ十
１，２Ｎ＋２，…………・・・に格納されたマイクロ命
令にしたがって順に処理が進められて行くとき「＃０バ
ンク１一０、＃１バンク１一１、＃○バンク１−０、…
………・・・と交互にアクセスされて行く。各バンクか
らの議出しサイクル・タイムは２７で今サイクル？９で
＃０バンク１−０１こ対してアクセスされたとき読出さ
れたデータ（マイクロ命令）はサイクル７，を経過して
サイクル７２時にＣレジスタ４に謙出されてくる。そし
てサイクルす，時には＃０バンクーー０では議出し処理
が進行中であり、このとき他側の＃１バンク１−１に対
して読出しアクセスをかけて行くようにされる。図にお
いて、サイクル指定ラツチ９はいわば２進カゥンタを構
成しており、＃０バンク１一０と＃１バンク１一１との
いずれを最初にアクセスするかを指示する信号ＡＣＳｏ
またはＡＣＳ，により例えば信号ＡＣＳ。
が論理「１」とされると、サイクル指定ラッチ９は最初
セット状態に置かれ、以後各サイクル毎にセット・リセ
ットを繰返す。これによって、第２図図示の如くサイク
ル・タィムヶｏ’？２’７４’……………時に＃０バン
ク１−０がアクセスされ、サイクル。タイム７１，ヶ３
，？５，……………時に＃１バンク１一１がアクセスさ
れて行く。Ｃレジスタ４に謙出されてくるマイクロ命令
には、大別して２種類があり、その第１の命令は次アド
レス情報領域に全アドレスを指定（ＮＡｏ＋ＮＡ，）す
るものと、他の第２の命令はアドレス一部のみを指定（
ＮＡ，）するものとがある。
セット状態に置かれ、以後各サイクル毎にセット・リセ
ットを繰返す。これによって、第２図図示の如くサイク
ル・タィムヶｏ’？２’７４’……………時に＃０バン
ク１−０がアクセスされ、サイクル。タイム７１，ヶ３
，？５，……………時に＃１バンク１一１がアクセスさ
れて行く。Ｃレジスタ４に謙出されてくるマイクロ命令
には、大別して２種類があり、その第１の命令は次アド
レス情報領域に全アドレスを指定（ＮＡｏ＋ＮＡ，）す
るものと、他の第２の命令はアドレス一部のみを指定（
ＮＡ，）するものとがある。
ここでアドレスＮへはバンク１−０，１−１を選択する
ものであり、アドレスＮＡ，はバンク内アドレスを指定
するものである。上記第１のマイクロ命令がＣレジスタ
４に読出された場合、その次アドレス情報領域の内容（
Ｎん十ＮＡ．）はアドレス保持レジスタ５−０１こ転送
されるが、通常の処理進行時（＃０バンク、＃１バンク
と交互にアクセスされる場合）には上記アドレス（ＮＡ
ｏ十ＮＡ，）はアドレス・アセンブラ（ＣＳＡＳＢ）６
に転送され、例えば＃０バンク１一０がアクセスされ当
該バンク内のアドレス（ＮＡ，）の内容によって指定さ
れたアドレス（第２図ＣＳＡＤｏｏ）内のマイクロ命令
（第２図ＤＴｏｏ）が読出される。また上記第２のマイ
クロ命令がＣレジスタ４に謙出された場合、その次アド
レス情報領域の内容（ＮＡ，）はアドレス・アセンブラ
６に転送され、アドレス保持レジスタ５一０内に先に保
持されているバンク選択アドレス（ＮＡｏ）の内容が＃
１バンク１一１に対するものに変更されてアドレス・ア
センブラ６に転送される。そして通常の処理進行時には
上記２つのアドレスが一緒にされ、例えば＃１バンクが
アクセスされ当該バンク内のアドレス（ＮＡ，）の内容
によって指定されたアドレス（第２図ＣＳＡＤ，ｏ）内
のマイクロ命令（第２図ＤＴ，ｏ）が謙出される。この
第２の命令の場合、次アドレス情報領域内のアドレスＮ
Ａｏが与えられるビット領域は、制御ビットのために有
効に利用される。上記の如き通常の処理進行時には、ア
ドレス・アセンブラ６からのアドレス情報により指定さ
れるバンク選択アドレスＮへの内容と、サイクル指定ラ
ツチ９の内容とが一致しており、不一致検出回路７は不
一致出力を発生することはなく、不一致ラツチ８がセッ
トされることはない。以下第２図に示すサイクル・タイ
ム７２ において不一致が生じた場合について説明する
。
ものであり、アドレスＮＡ，はバンク内アドレスを指定
するものである。上記第１のマイクロ命令がＣレジスタ
４に読出された場合、その次アドレス情報領域の内容（
Ｎん十ＮＡ．）はアドレス保持レジスタ５−０１こ転送
されるが、通常の処理進行時（＃０バンク、＃１バンク
と交互にアクセスされる場合）には上記アドレス（ＮＡ
ｏ十ＮＡ，）はアドレス・アセンブラ（ＣＳＡＳＢ）６
に転送され、例えば＃０バンク１一０がアクセスされ当
該バンク内のアドレス（ＮＡ，）の内容によって指定さ
れたアドレス（第２図ＣＳＡＤｏｏ）内のマイクロ命令
（第２図ＤＴｏｏ）が読出される。また上記第２のマイ
クロ命令がＣレジスタ４に謙出された場合、その次アド
レス情報領域の内容（ＮＡ，）はアドレス・アセンブラ
６に転送され、アドレス保持レジスタ５一０内に先に保
持されているバンク選択アドレス（ＮＡｏ）の内容が＃
１バンク１一１に対するものに変更されてアドレス・ア
センブラ６に転送される。そして通常の処理進行時には
上記２つのアドレスが一緒にされ、例えば＃１バンクが
アクセスされ当該バンク内のアドレス（ＮＡ，）の内容
によって指定されたアドレス（第２図ＣＳＡＤ，ｏ）内
のマイクロ命令（第２図ＤＴ，ｏ）が謙出される。この
第２の命令の場合、次アドレス情報領域内のアドレスＮ
Ａｏが与えられるビット領域は、制御ビットのために有
効に利用される。上記の如き通常の処理進行時には、ア
ドレス・アセンブラ６からのアドレス情報により指定さ
れるバンク選択アドレスＮへの内容と、サイクル指定ラ
ツチ９の内容とが一致しており、不一致検出回路７は不
一致出力を発生することはなく、不一致ラツチ８がセッ
トされることはない。以下第２図に示すサイクル・タイ
ム７２ において不一致が生じた場合について説明する
。
即ちサイクル指定ラツチ９の内容からは＃０バンク１一
０をアクセスするようになっている時点に、Ｃレジスタ
４に諸出されたマイクロ命令ＤＴのの次アドレス情報領
域Ｎへの内容からは＃１バンク１−１に対してアクセス
することが指示されている場合について説明する。この
ような不一致はトラツプ発生による別ルーチンへのジャ
ンプ、サブル−チンへのりンク、ワ−ド割付け時の空ワ
−ドの利用などの場合に生ずる。上記の如き場合、不一
致検出回路７は不一致出力を発し、不一致ラツチ８が第
２図図示の如くセットされる（サイクル・タイム７３）
。
０をアクセスするようになっている時点に、Ｃレジスタ
４に諸出されたマイクロ命令ＤＴのの次アドレス情報領
域Ｎへの内容からは＃１バンク１−１に対してアクセス
することが指示されている場合について説明する。この
ような不一致はトラツプ発生による別ルーチンへのジャ
ンプ、サブル−チンへのりンク、ワ−ド割付け時の空ワ
−ドの利用などの場合に生ずる。上記の如き場合、不一
致検出回路７は不一致出力を発し、不一致ラツチ８が第
２図図示の如くセットされる（サイクル・タイム７３）
。
このとき同時に、Ｃレジスタ４にセットされているマイ
クロ命令ＤＴｏｏ中の次アドレス情報領域におけるＮＡ
，の内容はアドレス・アセンブラ６を介して＃０アドレ
ス・レジスタ２一０側にセットされる（サイクル指定ラ
ツチ９の内容により選択されて）。そして同時にマイク
ロ命令ＤＴｏの次アドレス情報（ＮＡｏ＋ＮＡ，）又は
（Ｎん）はアドレス保持レジスタ５一０に転送されて保
持される。しかし、Ｃレジスタ４にセットされているマ
イクロ命令ＤＴ。。の次アドレス指定からは＃１アドレ
ス・レジスタ２一１にセットされるべきものであり、上
記サイクル指定ラツチ９により謀まってアクセスした結
果第２図図示サイクル・タイム〜時に謙出されてきたマ
イクロ命令は謀まったものであり、該マイクロ命令ＥＤ
Ｔ（，，）は、情報処理部（図示省略）によって実行さ
れるべきではない。このため、本発明の場合上述の如く
不一致ラツチ８のセット出力はクロツク制御回路（図示
省略）に導びかれ、所定のサイクル・タイム（この場合
サイクル・タイム？４）の期間中クロックを停止するよ
うにする。即ち第２図図示の謀まったマイクロ命令ＥＤ
Ｔ（，，）は実行されないようにする。サイクル・タイ
ム↑３時には「アドレス保持しジスタ５−０に保持され
たアドレス情報にＳＡＤＩＩ郎ち先のマイクロ命令ＤＴ
ｏｏで指定されたアドレスＣＳＡＤＩＩは、アドレス・
アセンブラ６を介して、サイクル指定ラッチ９によって
指定された側の＃１アドレス・レジスタ２一１にセット
される。即ちサイクル・タイム↑３時に今一度アドレス
ＣＳＡＤＩＩが今度は正しいバンク側（＃１バンク１−
１）をアクセスするように＃１アドレス・レジスタ２一
１側にセットされる。そして該アクセスにもとずし、た
正しいマイクロ命令ＤＴ（，．）がサイクル・タイム７
５においてＣレジスタ４に読出されてくる。勿論この間
におけるサイクル・タイム７４においては、サイクル・
タイムＴ３において謙出されてきたマイクロ命令ＤＴ（
，ｏ）の次アドレス情報領域で指定されたアドレスＣＳ
ＡＤＯ１（＃０バンク１一０に対するものとする）がア
ドレス保持レジスタ５−０からアドレス・アセンブラ６
に導でかれ、サイクル指定ラツチ９の指定によって正し
く＃０アドレス・レジスタ２−０にセットされる。上述
した如く、本発明によれば通常の処理進行時＃０バンク
、＃１バンク、＃０バンク…………・・・とサイクル指
定ラツチ９によってアクセスされて行きこのアクセスは
謙出されたマイクロ命令中の次アドレス情報領域の内容
で指定されるバンクと一致している。
クロ命令ＤＴｏｏ中の次アドレス情報領域におけるＮＡ
，の内容はアドレス・アセンブラ６を介して＃０アドレ
ス・レジスタ２一０側にセットされる（サイクル指定ラ
ツチ９の内容により選択されて）。そして同時にマイク
ロ命令ＤＴｏの次アドレス情報（ＮＡｏ＋ＮＡ，）又は
（Ｎん）はアドレス保持レジスタ５一０に転送されて保
持される。しかし、Ｃレジスタ４にセットされているマ
イクロ命令ＤＴ。。の次アドレス指定からは＃１アドレ
ス・レジスタ２一１にセットされるべきものであり、上
記サイクル指定ラツチ９により謀まってアクセスした結
果第２図図示サイクル・タイム〜時に謙出されてきたマ
イクロ命令は謀まったものであり、該マイクロ命令ＥＤ
Ｔ（，，）は、情報処理部（図示省略）によって実行さ
れるべきではない。このため、本発明の場合上述の如く
不一致ラツチ８のセット出力はクロツク制御回路（図示
省略）に導びかれ、所定のサイクル・タイム（この場合
サイクル・タイム？４）の期間中クロックを停止するよ
うにする。即ち第２図図示の謀まったマイクロ命令ＥＤ
Ｔ（，，）は実行されないようにする。サイクル・タイ
ム↑３時には「アドレス保持しジスタ５−０に保持され
たアドレス情報にＳＡＤＩＩ郎ち先のマイクロ命令ＤＴ
ｏｏで指定されたアドレスＣＳＡＤＩＩは、アドレス・
アセンブラ６を介して、サイクル指定ラッチ９によって
指定された側の＃１アドレス・レジスタ２一１にセット
される。即ちサイクル・タイム↑３時に今一度アドレス
ＣＳＡＤＩＩが今度は正しいバンク側（＃１バンク１−
１）をアクセスするように＃１アドレス・レジスタ２一
１側にセットされる。そして該アクセスにもとずし、た
正しいマイクロ命令ＤＴ（，．）がサイクル・タイム７
５においてＣレジスタ４に読出されてくる。勿論この間
におけるサイクル・タイム７４においては、サイクル・
タイムＴ３において謙出されてきたマイクロ命令ＤＴ（
，ｏ）の次アドレス情報領域で指定されたアドレスＣＳ
ＡＤＯ１（＃０バンク１一０に対するものとする）がア
ドレス保持レジスタ５−０からアドレス・アセンブラ６
に導でかれ、サイクル指定ラツチ９の指定によって正し
く＃０アドレス・レジスタ２−０にセットされる。上述
した如く、本発明によれば通常の処理進行時＃０バンク
、＃１バンク、＃０バンク…………・・・とサイクル指
定ラツチ９によってアクセスされて行きこのアクセスは
謙出されたマイクロ命令中の次アドレス情報領域の内容
で指定されるバンクと一致している。
しかし、ジャツプなどにより上記一致がとれなくなる事
態が発生すると不一致ラッチ８がセットされて、該不一
致発生のサイクル・タイム時（第２図では〜時）に間違
った形でアクセスされた結果の謀まったマイクロ命令Ｅ
ＤＴ（，，）はサイクル・タイム時クロツクを停止する
ことにより無効とされる。正しいマイクロ命令ＤＴ（，
，）が将釆のサイクル・タイム７５ 時に読出されるよ
うにアドレス保持レジスタ５一０に一時保持され、サイ
クル−タィムヶ３時にサイクル指定ラッチ９による指定
と合致するようアドレス・レジスタ例えば＃１アドレス
・レジス夕２−１に再度セットされ直される。そして以
後＃１バンク、＃０バンク、＃１バンク、・・・・・・
・・・・・・・・・と交互に正しくアクセスされるよう
にされる。なお、上記実施例においてＬ次アドレス情報
としてＮＡ，のみが与えられる第２のマイクロ命令の場
合、本来Ｎへが与えられるビット領域は情報処理部を制
御するための制御ビットのために利用される。
態が発生すると不一致ラッチ８がセットされて、該不一
致発生のサイクル・タイム時（第２図では〜時）に間違
った形でアクセスされた結果の謀まったマイクロ命令Ｅ
ＤＴ（，，）はサイクル・タイム時クロツクを停止する
ことにより無効とされる。正しいマイクロ命令ＤＴ（，
，）が将釆のサイクル・タイム７５ 時に読出されるよ
うにアドレス保持レジスタ５一０に一時保持され、サイ
クル−タィムヶ３時にサイクル指定ラッチ９による指定
と合致するようアドレス・レジスタ例えば＃１アドレス
・レジス夕２−１に再度セットされ直される。そして以
後＃１バンク、＃０バンク、＃１バンク、・・・・・・
・・・・・・・・・と交互に正しくアクセスされるよう
にされる。なお、上記実施例においてＬ次アドレス情報
としてＮＡ，のみが与えられる第２のマイクロ命令の場
合、本来Ｎへが与えられるビット領域は情報処理部を制
御するための制御ビットのために利用される。
このため、マイクロ命令中のビット領域を有効に利用で
きる利点をもっている。また上記実施例においては２ィ
ンタリーブ方式の場合について説明したが、本発明は２
以上のインタリーブ方式に対して適用され得ることは言
うまでもなく、この場合サイクル指定ラッチはインタリ
ーブ数に対応したカウンタとされ、クロツク停止期間も
増大される。
きる利点をもっている。また上記実施例においては２ィ
ンタリーブ方式の場合について説明したが、本発明は２
以上のインタリーブ方式に対して適用され得ることは言
うまでもなく、この場合サイクル指定ラッチはインタリ
ーブ数に対応したカウンタとされ、クロツク停止期間も
増大される。
第１図は本発明によるアクセス制御方式の一実施例構成
を示し、第２図はその動作を説明するタイム・チャート
の一例を示す。 図中、１一０，１一１は夫々制御メモリ単位、２一０，
２−１は夫々アドレス・レジスタ、４はＣレジスタ（又
はデータ・レジスタ）、５−０，５−１は夫々アドレス
保持レジスタ、６はアドレス・アセンブラ、７は不一致
検出回路、９はサイクル指定カウンタを夫々表わす。 矛２図 氷ｌ図
を示し、第２図はその動作を説明するタイム・チャート
の一例を示す。 図中、１一０，１一１は夫々制御メモリ単位、２一０，
２−１は夫々アドレス・レジスタ、４はＣレジスタ（又
はデータ・レジスタ）、５−０，５−１は夫々アドレス
保持レジスタ、６はアドレス・アセンブラ、７は不一致
検出回路、９はサイクル指定カウンタを夫々表わす。 矛２図 氷ｌ図
Claims (1)
- １ 命令を格納する複数の制御メモリ単位をそなえると
共に、上記制御メモリ単位に対するアクセスを行うべき
アドレスが保持されるアドレス保持レジスタをそなえ、
上記複数の制御メモリ単位がインタリーブされたデータ
処理装置において、上記制御メモリ単位に対するアクセ
スを順次所定の順序で指示するサイクル指定カウンタを
もうけると共に、該サイクル指定カウンタの内容と上記
アドレス保持レジスタの内容中の上記制御メモリ単位を
指示するビツトとの不一致を検出するアクセス比較検出
手段をもうけ、該アクセス比較検出手段による不一致検
出時予め定められたサイクル・タイムにおいて当該サイ
クルの間、読出された命令を処理を無効にするよう制御
することを特徴とする記憶装置のアクセス制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49105367A JPS605978B2 (ja) | 1974-09-12 | 1974-09-12 | 記憶装置のアクセス制御方式 |
| DE2539211A DE2539211C2 (de) | 1974-09-12 | 1975-09-03 | Zugriffssteuereinheit |
| US05/610,642 US4027291A (en) | 1974-09-12 | 1975-09-05 | Access control unit |
| FR7527591A FR2284926A1 (fr) | 1974-09-12 | 1975-09-09 | Dispositif de commande d'acces a une memoire |
| ES440887A ES440887A1 (es) | 1974-09-12 | 1975-09-11 | Unidad de control de acceso para controlar un dispositivo dememoria. |
| GB37682/75A GB1493448A (en) | 1974-09-12 | 1975-09-12 | Memory access control in data processing systems |
| CA235321A CA1033073A (en) | 1974-09-12 | 1975-09-12 | Access control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49105367A JPS605978B2 (ja) | 1974-09-12 | 1974-09-12 | 記憶装置のアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5132143A JPS5132143A (en) | 1976-03-18 |
| JPS605978B2 true JPS605978B2 (ja) | 1985-02-15 |
Family
ID=14405732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP49105367A Expired JPS605978B2 (ja) | 1974-09-12 | 1974-09-12 | 記憶装置のアクセス制御方式 |
Country Status (7)
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