JPS6060764A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6060764A JPS6060764A JP58168129A JP16812983A JPS6060764A JP S6060764 A JPS6060764 A JP S6060764A JP 58168129 A JP58168129 A JP 58168129A JP 16812983 A JP16812983 A JP 16812983A JP S6060764 A JPS6060764 A JP S6060764A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- semiconductor device
- conductivity type
- substrate
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積回路の信頼性向上にかかわり、特に静電気
の放電による集積回路の破壊を防ぐ半導体装置に関する
。
の放電による集積回路の破壊を防ぐ半導体装置に関する
。
従来集積回路は、拡散層の接合降服あるいは、ＭＯ８形
トランジスタのドレイン接合降服により静電気の放電に
よる集積回路の破壊を防いでいた。
トランジスタのドレイン接合降服により静電気の放電に
よる集積回路の破壊を防いでいた。
しかし、上記拡散層の接合おるいはドレイン接合の降服
電圧が高いと、接合部で発生される局所的な電力により
接合破かいがおこつｆｃｔ）、ＭＯＳトランジスタのゲ
ート絶縁膜が破壊されるという欠点があった。
電圧が高いと、接合部で発生される局所的な電力により
接合破かいがおこつｆｃｔ）、ＭＯＳトランジスタのゲ
ート絶縁膜が破壊されるという欠点があった。
本発明の目的は、上記欠点を局所的な不純物形成により
、集積回路の特性をかえることなく改善する半導体装置
を提供することである。
、集積回路の特性をかえることなく改善する半導体装置
を提供することである。
従来の不純物層の形成方法としては、熱拡散法又はイオ
ン打込み法等が一般的に用いられておりこの様な方法で
は、ホトレジストの加工寸法の限界により拡散層の微細
化が制限されていた。例えば今日一般的に用いられてい
る技術においては、３μｍＸ３μｍ がその最小寸法で
あり、これ以下の平面寸法の拡散層は形成できずまた必
らずホトレジストの加工の工程を必要とするため、特別
な拡散工程を追加すると製造コストが高くなる欠点があ
った。本発明は、イオンビームを用いた不純物のＳｌ中
への注入を用いることによ如１μｍレベル又は１μｍ以
下の幅をもつ不純物層をホトレジストの加工を必要とせ
ず、微細拡散層が形成できること金利用するものである
。この様な微細拡散層の形成は上記説明により従来技術
では不可能であることは明白である。
ン打込み法等が一般的に用いられておりこの様な方法で
は、ホトレジストの加工寸法の限界により拡散層の微細
化が制限されていた。例えば今日一般的に用いられてい
る技術においては、３μｍＸ３μｍ がその最小寸法で
あり、これ以下の平面寸法の拡散層は形成できずまた必
らずホトレジストの加工の工程を必要とするため、特別
な拡散工程を追加すると製造コストが高くなる欠点があ
った。本発明は、イオンビームを用いた不純物のＳｌ中
への注入を用いることによ如１μｍレベル又は１μｍ以
下の幅をもつ不純物層をホトレジストの加工を必要とせ
ず、微細拡散層が形成できること金利用するものである
。この様な微細拡散層の形成は上記説明により従来技術
では不可能であることは明白である。
他方、素子の微細化にともない静電破壊に対する集積回
路の強さは低下する一方であり、これに対する有効な方
策は見当らない状態である。本発明ハ主に上記イオンビ
ームによる微細拡散層の形成により入出力ピンと低抵抗
で電気的に結合された拡散層の降服電圧を精度よく制御
し、静電気の放電による集積回路の破壊を防ぐことを基
本的な原理とする。
路の強さは低下する一方であり、これに対する有効な方
策は見当らない状態である。本発明ハ主に上記イオンビ
ームによる微細拡散層の形成により入出力ピンと低抵抗
で電気的に結合された拡散層の降服電圧を精度よく制御
し、静電気の放電による集積回路の破壊を防ぐことを基
本的な原理とする。
第１図は本発明の実施例を示すものである。第１図面は
平面図、０はＡ−Ａ’断面図、（ＱはＢ−Ｂ′断面図、
■はＣ−Ｃ’断面図を示す。１は集積回路チツ六２はＡ
ｔ等の良導電材よりなる入出力パッド及びそれにつなが
る配線、３はｎ９拡散層４と上記２とを電気的に接続す
る為のスルーホール、４及び５はソース又はドレインｎ
９拡散層、６はゲート電極、７は微細ｐ００拡散、８は
ｐ形基板、９は層間絶縁膜、１０はｓｉ酸化膜である。
平面図、０はＡ−Ａ’断面図、（ＱはＢ−Ｂ′断面図、
■はＣ−Ｃ’断面図を示す。１は集積回路チツ六２はＡ
ｔ等の良導電材よりなる入出力パッド及びそれにつなが
る配線、３はｎ９拡散層４と上記２とを電気的に接続す
る為のスルーホール、４及び５はソース又はドレインｎ
９拡散層、６はゲート電極、７は微細ｐ００拡散、８は
ｐ形基板、９は層間絶縁膜、１０はｓｉ酸化膜である。
本実施例にｄいてはＢ−Ｂ’断面部分の４′と８との接
合耐圧は、比較的太きく、例えばケート長３μｍ、ｆｉ
”拡散深さ０．４μｍの構造においてはドレイン耐圧は
約２０Ｖ程度になる。他方ｃ−ｃ’断面図における４′
と８及び７との接合耐圧は７′のｐ型不純物濃度を１０
１７〜１０１９程度に制御することにより６Ｖ〜１５Ｖ
程度に容易設定することができる。したがって本実施例
では接合耐圧を７′を形成することにより２０Ｖ以下の
比較的広い範囲で制御することができ、例えば５Ｖの電
源を使用する場合には接合耐圧は８ｖ程効果を大きくす
ることができる。なお本実施例においては、ｐ＋拡散層
７及び７′の幅は、イオンビームの走査によ９１μｍ以
下の値に容易にすることができ、ゲート６の幅に対して
十分小さな値となるため ７，７／の注入による回路特
性の変化は十分無視できるものでゲート幅の寸法を変更
する等の余分の集積回路設計変更を必要としない。
合耐圧は、比較的太きく、例えばケート長３μｍ、ｆｉ
”拡散深さ０．４μｍの構造においてはドレイン耐圧は
約２０Ｖ程度になる。他方ｃ−ｃ’断面図における４′
と８及び７との接合耐圧は７′のｐ型不純物濃度を１０
１７〜１０１９程度に制御することにより６Ｖ〜１５Ｖ
程度に容易設定することができる。したがって本実施例
では接合耐圧を７′を形成することにより２０Ｖ以下の
比較的広い範囲で制御することができ、例えば５Ｖの電
源を使用する場合には接合耐圧は８ｖ程効果を大きくす
ることができる。なお本実施例においては、ｐ＋拡散層
７及び７′の幅は、イオンビームの走査によ９１μｍ以
下の値に容易にすることができ、ゲート６の幅に対して
十分小さな値となるため ７，７／の注入による回路特
性の変化は十分無視できるものでゲート幅の寸法を変更
する等の余分の集積回路設計変更を必要としない。
すなわち従来の製品に本発明を実施することにより、製
品の性能をかえることなく静電破壊に対する強度を大き
くすることができるという利点のあることは明らかであ
る。なお一度４′−７′間の接合降服がおきると、基板
抵抗の効果により４′−５′間に電流の通路ができるこ
とは公知であり、４ ／ ５ ／間の接合が熱的に破か
いされることはない。
品の性能をかえることなく静電破壊に対する強度を大き
くすることができるという利点のあることは明らかであ
る。なお一度４′−７′間の接合降服がおきると、基板
抵抗の効果により４′−５′間に電流の通路ができるこ
とは公知であり、４ ／ ５ ／間の接合が熱的に破か
いされることはない。
第２図は他の実施例を示すものである。第２図面は平面
図、■はＡ−Ａ’断面図、（ＱはＢ−Ｂ’断面図である
。ここで４“は通常静電破かい防止の為に用いられるｎ
０拡散層である。本実施例では微細ｐ＋層が４“をクロ
スする様に形成されており、第１図の実施例と同様、
＋ ｐ ＋間の接合耐圧を低くして静電耐圧を向上する
ものである。
図、■はＡ−Ａ’断面図、（ＱはＢ−Ｂ’断面図である
。ここで４“は通常静電破かい防止の為に用いられるｎ
０拡散層である。本実施例では微細ｐ＋層が４“をクロ
スする様に形成されており、第１図の実施例と同様、
＋ ｐ ＋間の接合耐圧を低くして静電耐圧を向上する
ものである。
効果は、第１図の実施例と全く同様に説明できる。
なお本実施例においては、電極２から遠い稈長数本のｐ
１微細領域７′を設けることにより、人出カパツドから
遠い部分での静電荷の放電能力を大きくすることができ
、４”ｎ＋拡散層による集積回路の保護機能を大きくす
ることができる。これは、集積回路と接続される配線部
の電位が、複数本の７′により効果的にクランプされる
ことによる。
１微細領域７′を設けることにより、人出カパツドから
遠い部分での静電荷の放電能力を大きくすることができ
、４”ｎ＋拡散層による集積回路の保護機能を大きくす
ることができる。これは、集積回路と接続される配線部
の電位が、複数本の７′により効果的にクランプされる
ことによる。
以上述べたように本発明によれば、ホトマスク工程を追
加することなく集積回路の静電破かいに対する保両機能
を向上することができ、したがって、低価格で信頼性の
高い集積回路を提供することができる。
加することなく集積回路の静電破かいに対する保両機能
を向上することができ、したがって、低価格で信頼性の
高い集積回路を提供することができる。
第１図は本発明の実施例を、第２図は他の実施例を示す
。 ４／ 、５／・・・ソース、ドレインｎ＋拡散層、６・
・パ■ｊ図 鱈 ２ 図 第１頁の続き ０発 明 者 西 松 茂 国分寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所
中央研究所内
。 ４／ 、５／・・・ソース、ドレインｎ＋拡散層、６・
・パ■ｊ図 鱈 ２ 図 第１頁の続き ０発 明 者 西 松 茂 国分寺市東恋ケ窪１丁目２８幡地 株式会社日立製作所
中央研究所内
Claims (1)
- 【特許請求の範囲】 １、第１導電型の基板からなる半導体集積回路において
、入出力端子と低抵抗材料を介して電気的に接続された
縞２導電型の第１の拡散層が上記基板表面に形成されて
おり、当該拡散層の表面近傍に上記第１導電型の基板と
接しかつ上記第２導電型の拡散層と接する様に上記基板
より不純物濃度の大きな微細な第１導電型の第２の拡散
層が形成されていることを特徴とする半導体装置。 ２、前記第２導電形の拡散層が、ＭＯ８形トランジスタ
のソースあるいはドレインであることを特徴とする特許
請求の範囲第１項記載の半導体装置。 ３、前記第２の拡散層が、前記ＭＯ８形トランジスタの
ゲートと重なっていることを特徴とする特許請求の範囲
第２項に記載の半導体装置。 ４、前記第２の拡散層が前記ＭＯＳトランジスタのソー
スドレイン方向に形成されており、かつ当該拡散層の幅
が、前記ＭＯ８）ランジスタのチャネル幅に対しｌ／１
０以下の寸法であることを特徴とする特許請求の範囲第
３項記載の半導体装置。 ５、前記第２の拡散層は添加不純物の微細なビームを用
いて形成されたことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168129A JPS6060764A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168129A JPS6060764A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060764A true JPS6060764A (ja) | 1985-04-08 |
Family
ID=15862373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168129A Pending JPS6060764A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6250710B1 (en) * | 1998-09-30 | 2001-06-26 | Fuji Jukogyo Kabushiki Kaisha | Front body structure of vehicle |
-
1983
- 1983-09-14 JP JP58168129A patent/JPS6060764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6250710B1 (en) * | 1998-09-30 | 2001-06-26 | Fuji Jukogyo Kabushiki Kaisha | Front body structure of vehicle |
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