JPS6061994A - ダイナミック型メモリの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はデータ処理システムに設けられるダイナミッ
ク型メモリに関し、特にそのデータリフレッシ−制御を
行なうダイナミック型メモリの制御回路に関する。

〔発明の技術的背景〕

従来、ダイナミック型メモリセルを使用したメモリにお
けるリフレッシ−動作は、メモリセル固有のリフレッシ
ュサイクル数と等しいビット数を有するカウンタ回路を
用意し、このカウント回路のカウント出力として得られ
るリフレッシュアドレスに基づいて一定時間毎にリフレ
ッシ−サイクルを挿入して実行するようにしている。こ
のようなりフレッシ瓢動作を実行する場合、リフレッシ
−サイクル中にデータアクセス要求が生じたときには、
このアクセス要求を出力した装置たとえばマイクロプロ
セッサにウェイト信号を送ることによりマイクロプロセ
ッサを一時的に停止させるか、あるいはマイクロプロセ
ッサの状態を観察することによってマイクロプロセッサ
の空き時間を検出し、この時間内にリフレッシュサイク
ルを終らせるようにしている。上記後者の方法は前者の
ものにくらべて、リフレッシ−サイクルの存在を感じさ
せ々いようにすることができる。

〔背景技術の問題点〕

従来のリフレッシュ制御技術のうち、マイクロプロセッ
サからのアクセス要求に対し、ウェイト信号によってマ
イクロプロセッサの動作を停止させてリフレッシュを行
なうものは構成が簡単ではあるが、マイクロプロセッサ
の実行速度を低下させてしまうという欠点がある。

他方、マイクロプロセッサの空き時間を検出してリフレ
ッシ−サイクルを挿入するものでは、プロセッサ自体が
高速でメモリをアクセスするために空き時間を検出する
のが困難になってきておシ、回路構成が複雑となる欠点
がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ダイナミック型メモリを備えたデー
タ処理システムにおいて、メモリのデータリフレッシュ
動作のだめにデータ処理装置のメモリサイクルを犠牲に
することなく、これを言い換えれば、データ処理装置の
実行速度を低下させることがなく、シかも回路構成が比
較的簡単なダイナミック型メモリの制御回路を提供する
ことにある。

〔発明の概要〕

一般に、マイクロプロセッサを備えたデータ処理システ
ムにおいて、マイクロプロセッサはメモリに予め格納さ
れている命令群をシーケンシャルに実行、消費していく
。このことは命令のフェッチという点からみれば、アド
レスの単位増加が操り返され、プロセッサの基本語長を
単位とすればアドレスの偶、奇が交互に変化するという
ことになる。ただし、分岐命令等にょシ、たとえば奇数
アドレスへのアクセスが連続したりあるいは長い内部処
理時間を要する命令をプロセッサが実行してメモリアク
セスが発生しないような場合もある。ところが、プロセ
ッサのノＪ？イブライン処理やゾロセッサ内部の実行ユ
ニットたとえばパス制御ユニットの分離等により、偶、
奇どちらかのアドレスへのアクセスが長時間連続したり
、長時間にわたってメモリアクセスが発生しないような
ことはほとんどない。そこで、この発明によるダイナミ
ック型メモリの制御回路では、ダイナミック型メモリを
備えたデータ処理システムにおいて、このメモリを奇数
アドレスメモリブロックと偶数アドレスメモリブロック
とに分割し、それぞれのメモリブロックに対して独立し
たデータアクセス制御回路とデータリフレッシュ制御回
路とを設け、偶、奇いずれか一方のメモリブロックが、
データ処理装置であるマイクロプロセッサからのデータ
アクセス要求に応じてアクセスされているとき、これと
同じメモリサイクルで他方のメモリブロックのデータリ
フレッシュ動作を行なわせることによって、ダイナミッ
ク型メモリの持つメモリサイクル時間のすべてをプロセ
ッサの５− ために使用することができるようにしたものである。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。第
１図はこの発明に係るダイナミック型メモリの制御回路
を、マイクロコンピュータシステムに実施した場合の回
路構成図である。

図において１１は取扱うデータの１語およびデータバス
のビット幅がたとえば１６ビツトであって、基本語長が
１６ビツトのマイクロ７’ｏセツサであり、１２，１．
９．１４はそれぞれこのプロセッサ１１のコントロール
パス、アドレスバス、データバスである。１５は上記コ
ントロールパス１２を介して上記プロセッサ１１からア
クセス要求信号１６が、また、後述する２つのりフレッ
シ瓢要求カウンタから出力されるリフレッシュ要求信号
１７がそれぞれ入力されておυ、さらにリフレッシュサ
イクルであるか否かの状態を示すリフレッシ−サイクル
信号１８、行アドレスストローブ信号１９、列アドレス
ス６− トロープ信号２０、書込イネーブル信号２１、アドレス
選択信号２２およびウェイト信号２３をそれぞれ発生す
るタイミング発生回路である。

２４ないし２７はそれぞれダイナミック型メモリセルで
構成されているメモリブロックであド分記憶するダイナ
ミック型メモリ２８を構成しており、１つのメモリブロ
ック２４は偶数アドレスの上位８ビツト側を記憶し、１
つのメモリブロック２５は偶数アドレスの下位８ビツト
側を記憶し、１つのメモリブロック２６は奇数アドレス
の上位８ビツト側を記憶し、１つのメモリブロック２７
は奇数アドレスの下位８ビツト側を記憶する。すなわち
、このダイナミック型メモリ２８は、上記マイクロプロ
セッサ１１の物理アドレス空間をその基本語長である１
６ビツ°ト単位で奇数および偶数アドレス毎に分割され
、さらにそれぞれ上位と下位のバイト毎に分割されてい
るものである。そして上記メモリブロック２４ないし２
７は、上位もしくは下位バイトのデータバス２９．３０
を介して前記データバス１４に結合されている。

ＮＯＲゲート３１．３２およびＮＡＮＤゲート３３゜３
４からなる回路は、前記アドレスバス１３で伝送される
アドレスのうち最下位ビットのアドレス３５、前記リフ
レッシュサイクル信号１８およびインバータ３６による
前記列アドレスストローブ信号２０の反転信号３７が入
力され、上記偶数メモリブロック２４．２５に対する列
アドレスストローブ信号３８と上記奇数メモリブロック
２６．２’ｉに対する列アドレスストローブ信号３９を
出力するものである。また、ＮＡＮＤゲート４０ないし
４３からなる回路は、前記コントロールパス１２で伝送
され上位バイトを選択するための上位バイト選択信号４
４、上記ＮＯＲゲート３１．３２からの出力信号４５゜
４６およびインバータ４７による前記行アドレスストロ
ーブ信号１９の反転信号４８が入力され、上記偶数側で
上位バイトのメモリブロック２４に対する行アドレスス
トローブ信号４９および上記奇数側で上位バイトのメモ
リブロック２６に対する行アドレスストローブ信号５０
を出力するものである。同様にＮＡＮＤゲート５１ない
し５４からなる回路は、前記コントロールバス１２で伝
送され下位バイトを選択するだめの下位バイト選択信号
５５、上記信号４５，４６゜４８が入力され、上記偶数
側で下位バイトのメモリブロック２５に対する行アドレ
スストローブ信号５６および上記奇数側で下位バイトの
メモリブロック２７に対する行アドレスストローブ信号
５７を出力するものである。なお、上記ＮＡＮＤゲート
４０．４１，５１．５２の出力信号５８ないし６１は、
信号４５．４６がＯレベルの期間前記メモリブロック２
４ないし２７に対するリフレッシ−要求信号として使用
される。

６２および６３はそれぞれ前記偶数側および奇数側のメ
モリブロック２４．２５および２６゜２７に対するアド
レスマルチグレサであり、前記信号４５．４６がＯレベ
ルに設定されるとき９− に後述する２つのリフレッシュカウンタからの出力をア
ドレス６４．６５として前記メモリブロック２４ないし
２７に供給するとともに、前記アドレス選択信号２２の
レベルに応じて、前記アドレスバス１３で伝送される上
位８ビツトのアドレス６６および下位８ビツトのアドレ
ス６１を上記アドレス６４．６５としてメモリブロック
２４ないし２７に選択的に供給する。

６８および６９はそれぞれ偶数側メモリブロック２４，
２５、奇数側メモリブロック２６゜２７に対するリフレ
ッシ−カウンタである。この各リフレッシュカウンタ６
Ｂ、６９は、上記信号４５と前記行アドレスストローブ
信号１９とを入力とするＮＯＲゲート７０の出力信号７
１および上記信号４６と行アドレスストローブ信号１９
とを入力とするＮＯＲゲート７２の出力信号７３をカウ
ント入力信号とし、そのカウント出力信号はりフレッシ
ェアドレス７４．７５．！：して上記アドレスマルチプ
レクサ６２．６３に供給される。

１０− ７６および７７は、発振回路７８からの発振出力信号を
順次カウントし、フルカウント状態に、なるとリフレッ
シュ要求信号７９．８０を出力するリフレッシュ要求カ
ウンタである。この２つのカウンタ７６．７７からのリ
フレッシュ要求信号？９．ｌＪＯはＮＯＲゲート８１を
介し前記リフレッシュ要求信号１７として前記タイミン
グ発生回路１５に供給される。さらに上記両カウンタ’
１６．７１には前記信号１１．１３がリセット信号とし
て入力されている。

また、前記各メモリブロック２４ないし２７には、タイ
ミング発生回路１５で発生される書込イネーブル信号２
１が供給されておシ、各メモリブロック２４ないし２７
におけるデータ書込み動作はこの信号２ノが０レベルに
設定されているときに許可される。

次に上記のように構成された回路の動作を、第２図に示
すタイミングチャートを用いて説明する。まず、コント
ロールバス１２を介してマイクロプロセッサ１１からタ
イミング発生回路１５に入力されるアクセス要求信号１
６が０レベルに下げられる。このとき、ダイナミック型
メモリ２８ではいずれのメモリブロックでもリフレッシ
ュ動作が行なわれていす、タイミング発生回路１５で発
生しているリフレッシュサイクル信号１８は０レベルに
されているとする。

また、上記アクセス要求信号１６が０レベルに下げられ
るときに、アドレスバス１３におけるアドレスの最下位
ビットアドレス３５が０レベルに設定されるものとする
。すｈわちこのとき、アドレスバス１３上のアドレスは
偶数アドレスである。いま、上記最下位ビットアドレス
３５およびリフレッシュサイクル信号１８がともに０レ
ベルであるので、ＮＯＲゲート３ノの出力信号４５−１
ｔｓルベル、ＮＯＲゲート３２の出力信号４６がＯレベ
ルにそれぞれ設定される。これにより、２つのＮＡＮＤ
ゲート３３．３４のうち一方のＮＡＮＤゲート３３が開
き、列アドレスストローブ信号２０は信号３８として偶
数側の上位バイトおよび下位バイトの２つのメモリブロ
ック２４．２５に対して供給可能となる。上記信号４５
がルベルに設定されることにより、アドレスマルチプレ
クサ６２によるリフレッシュカウンタ６８からのりフレ
・、シュアドレス７４の選択が禁止される。さらにこの
アドレスマルチプレクサ６２は、アドレス選択信号２２
に基づいて上位、下位各８ビ、トのアドレス６６．６１
を選択し、これをアドレス６４として偶数側の２つのメ
モリブロック２４．２５に供給する。

一方、上記信号４６がθレベルに設定されることにより
、アドレスマルチプレクサ６３はりｙレッシュカウンタ
６９からのリフレッシュアドレス７５を選択して、これ
をアドレス６５として奇数側の２つのメモリブロック２
６．２７に供給する。したがって、偶数側の２つのメモ
リブロック２４．２５はアドレスバス１３上のアドレス
６６．６ｆ！によってアドレス指定がなされ、奇数側の
２つのメモリプロ、り２６．１＃はリフレッシュカウン
タ６９からのりフレッシーアドレス７５１Ｃよってアド
レス指定がなされ１３− る。

一方、上記信号４６が０レベルに設定されているので、
ＮＡＮＤゲー）４Ｊ　、５２の出力信号である奇数側の
メモリブロック２６．２７に対するリフレッシ−要求信
号５９．６１はともにルベルに設定される。したがって
、ＮＡＮＤゲート４３．５４の出力信号として得られる
行アドレスストローブ信号５０．５７は、奇数側の２つ
のメモリブロック２６．２７に対して供給可能となる。

他方、偶数側の２つのメモリブロック２４．２５に対す
る行アドレスストローブ信号４９．５６は、プロセッサ
１１からの上位バイト選択信号４４および下位バイト選
択信号５５に応じて制御され、指定され九ノ々イトのみ
あるいは両方のバイトに対して許可される。

次に、この状態で、タイミング発生回路１５からの行ア
ドレスストローブ信号１９がＯレベルに下げられると、
偶数側の２つのメモリブロック２４．２５のいずれか一
方あるいは両方はプロセッサ１１からの要求に対して正
常にアク１４− セスされ、データバス２９．３１を介してデータバス１
４とデータの受授を行なう。またこのとき、データの書
込み、読出しモードに応じて書込みイネーブル信号２１
のレベルが設定される。一方、奇数側の２つのメモリブ
ロック２６゜２２は、ＮＡＮＤゲート３４によって列ア
ドレスストローブ信号３９の供給が禁止されているので
、前記リフレッシュアドレス７５によって指定されるア
ドレスがリフレッシュされる。さらに行アドレスストロ
ーブ信号１９がＯレベルに下げられる毎にＮＯＲゲート
７２の出力信号７３がルベルとされ、リフレッシ−カウ
ンタ６９はこの信号７３を順次カウントしてりフレッシ
ュアドレス７５の更新を行なう。したがって、奇数側の
２つのメモリブロック２６．２７では、行アドレススト
ローブ信号１９がＯレベルに下げられる毎に新たなアド
レスのリフレッシュが行なわれる。さらにリフレッシュ
カ、ウンタ６９がカウントアツプする毎にリフレッシュ
要求カウンタ７７が信号７３によってリセットされる。

これによりリフレッシュ要求信号８０の出力が抑制され
、カウンタ７７はカウント０の状態から新たに発振回路
７８の発振出力信号をカウントする。

このようにして、偶数側の２つのメモリブロック２４．
２５でデータのアクセスがなされる場合には、このメモ
リサイクル内で奇数側の２つのメモリブロック２６．２
７のリフレッシュが行なわれる。一方、前記最下位ビッ
トアドレス３５がルベルに設定される場合には、上記と
は反対に奇数側の２つのメモリブロック２６゜２７でデ
ータのアクセスがなされ、これと同じメモリサイクルで
偶数側の２つのメモリブロック２４．２５でデータのり
フレッシーが上記と同様にして行なわれる。

プロセッサ１１からのアクセス要求が停止し、信号１６
が所定期間起動されず、リフレッシ−要求カウンタ７６
．７７の少なくともいずれか一方がカウントアツプして
りフレッシュ要求信号７９．８０のいずれか一方が出力
されると、タイミング発生回路１５にはりフレッシュ要
求信号１７が入力する。これによシタイミング発生回路
１５はリフレッシ−サイクル信号１８を強制的にルベル
に設定する。するとＮＯＲゲート３１゜３２の出力信号
４５．４６がともにＯレベルに設定され、これによって
ダイナミック型メモリ２８内のすべてのメモリブロック
２４ないし２７はリフレッシュ状態に選択され、信号７
１．７３によってリフレッシュ要求カウンタ７！６．７
７は同時にリセットされる。そして、リフレッシュ要求
カウンタ７６．７７がカウントアツプした後にさらに再
びタイミング発生回路１５はリフレッシュサイクル信号
１８を強制的にルベルに設定する。したがりて、長期間
プロセッサ１１からアクセス要求がなければ、ダイナミ
ック型メモリ２８内のすべてのメモリブロック２４ない
し２７の異なるアドレスが、リフレッシ瓢カウンタ６８
．６９からのリフレッシュアドレスに応じて順次リフレ
ッシュされる。ところで、このリフレッシュサイクルの
途中でプロセッサ１１１７− からのアクセス要求信号１６が０レベルに下げられ、ア
クセス要求が発生した場合、タイミング発生回路１５は
ウェイト信号２３をマイクロプロセッサ１１に出力する
。このウェイト信号２３が入力することによシ、プロセ
ッサ１１は待機状態となり、この間に実行中のリフレッ
シュが終了されるので問題は生じない。

このように上記実施例回路では、ダイナミック型メモリ
２８を偶数アドレスのメモリブロック２４．２５と奇数
アドレスのメモリブロック２６．２７との２つに分割し
、一方のメモリブロック２４．２５あるいは２６．２７
でデータのアクセスが行なわれているメモリサイクルで
は他方のメモリブロック２６．２７あるいは２４゜２５
でデータのリフレッシュを行なうようにしたものである
。従って、データのアクセスが行なわれていると同時に
リフレッシュを実行するととができる。そしてマイクロ
プロセッサ１１の動作を停止させて待機させるのは、長
時間データアクセスがなかった後にアクセス要求が生１
８− じる際の極くわずかな期間であり、この後はデータアク
セスと同時にリフレッシ−を実行することができるので
、リフレッシュを実行することによるマイクロプロセッ
サ１１の実行速度の低下はほとんど生じない。しかもこ
の特徴は、対象となるマイクロプロセッサの高級化たと
えばパイプライン処理対応等に伴い増々顕著なものとな
る。しかも、偶数、奇数のメモリブロックの一方でデー
タアクセスがなされるときに、他方のメモリブロックで
は自動的にリフレッシ−を行なえばよく、タイミング発
生回路１５としては偶、奇両方のメモリブロックに対し
て共通に用いており、ここで発生される各信号も単純な
ものであるため、従来のように高速でプロセッサの空き
時間を検出してリフレッシ−サイクルを挿入する場合に
比較して、回路構成は比較的簡単にすることができる。

なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。た
とえば上記実施例では１語が１６ビツトであシ偶、奇両
方のメモリブロックが上位バイトと下位バイトの２つか
らそれぞれ構成される場合について説明したが、これは
１語がたとえば８ビツトで構成されるマイクロプロセッ
サを用いたデータ処理システムにこの発明を実施する場
合には、上位バイトもしくは下位バイトの２つのメモリ
ブロックは不要テアリ、これに付随した回路も不要とな
る。さらに上記実施例ではデータ処理装置がマイクロプ
ロセッサである場合について説明したが、これはプロセ
ッサからのアクセスだけではな（ＤＭＡコントローラを
用いたデータ処理システムにおいて、このＤＭＡコント
ローラからのメモリアクセスに対してもウェイトサイク
ルを挿入することなしにデータのりフレッシュを行なわ
せることもできる。

〔発明の効果〕

以上説明したように、この発明によれば、ダイナミック
型メモリを備えたデータ処理システムにおいて、メモリ
のリフレッシュ動作のためにデータ処理装置の実行速度
を低下させることがなく、シかも回路構成も比較的簡単
なダイナミック型メモリの制御回路を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成を示す回路図、
第２図はそのタイミングチャートである。 １１・・・マイクロプロセッサ、１５・・・タイミング
発生回路、２４．２５．２６．２７・・・メモリブロッ
ク、２８・・・ダイナミック型メモリ、６２．６３・・
・アドレスマルチゾレクサ、６８．６９・・・リフレッ
シュカウンタ、７６．７７・・・リフレッシュ要求カウ
ンタ。 出願人代理人　弁理士　鈴　江　武　彦２１−

Claims (1)

【特許請求の範囲】
1. ダイナミック型メモリを備えたデータ処理システムにお
   いて、上記データ処理システムの物−環アドレス空間を
   その基本語長単位で奇数および偶数アドレスに分割しこ
   れに対応して上記メモリを奇数側と偶数側に分割し、奇
   数側および偶数側のメモリに対してデータアクセス制御
   手段とデータリフレッシュ制御手段をそれぞれ設け、奇
   数側メモリが上記データアクセス制御手段により制御さ
   れるメモリサイクルの際には偶数側メモリを上記データ
   リフレッシュ制御手段で制御させ、偶数側メモリが上記
   データアクセス制御手段により制御されるメモリサイク
   ルの