JPS6062000A

JPS6062000A - 記憶回路

Info

Publication number: JPS6062000A
Application number: JP59086055A
Authority: JP
Inventors: イホール　タラス　ワシーク
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1983-08-31
Filing date: 1984-04-26
Publication date: 1985-04-09
Also published as: US4639897A; JPS6255239B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は半導体記憶装置特に製造歩留向上のため予備
セルを伴って製造される記憶装置に関する。

〔発明の背景〕

６４キロビツト動的ランダムアクセス記憶装置（ＲＡＭ
　）や１６キロビツト静的Ｒ，ＡＭのような大規模集積
（ＬＳＩ）回路はその１集積回路（ＩＣ）または１チッ
プ当り１０万個以上の能動装置を含むことがあるが、こ
のように多数の装置をその１個またはそれ以上に欠陥な
く１つのＩＣ上に製造することは困難である。このよう
な大記憶配列が完全無欠陥のものしか許容されなければ
、１つのＩＣ上に形成された大型記憶装置の製造歩留は
著しく低くなる。この歩留を上げるため、従来技術は１
つのチップ上に形成された記憶配列に欠陥セルを含む列
の代シに用い得る予備（スペア）セル列ヲ含ませること
を教えている。（「列」という用語は例示のために用い
たもので、代りに予備の行で欠陥行を置換し、または予
備の行と列で欠陥行列を置換することもできる。）この
置換によシ、そのすべての動作現場においては全く欠陥
セルのない記憶配列を製造することかできる。

予備セル列を含めて製造された公知の記憶装置のいくつ
か１は欠陥列を永久的に除いて代シに予備列で永久的に
置換するため選択的に吹き切られる溶融可能の結線のよ
うな手段を含むが、このような永久切断置換手段を用い
ると、欠陥列と置換した予備列に不良素子が含まれてお
れば、その不良予備列を切除して他の予備列で置換する
手段がないという問題がある。従って例えば集積回路に
多くの予備列が含まれていても、欠陥列に置換された最
初の予備列に欠陥があれば、そのチップ上の残シの予備
列から何の利益も用途も得られない。

従って有効歩留を上げるために多数の予備列を設ける利
点は限られている。

〔発明の概要〕

この問題はこの発明を実施しだ回路において予備行（お
よび／または列）で欠陥のある「標準」行（および／ま
たは列）を置換する手段を備え、その置換手段に所定の
優先順位によシ優先順位の高い予備行で優先順位の低い
欠陥行を置換する付加手段を含めることによ〕解決され
る。

〔詳細な説明〕

以下の説明においては、ＶＤＤボルトの電位またはその
近傍の信号を任意に論理「１」または「高」状態、接地
電位またはその近傍の信号を任意に論理「０」または「
低」状態と定義する。

第１図の回路は、（１）１行ｊ列（ｉ、ｊはそれぞれ行
と列の順番を示す整数）に配列された記憶セルＭｉＪの
標準配列１２と、（２）記憶セルＳｌｊの２つの予備（
スペア）行を含む予備配列１４と、（３）出力が配列１
２の行導体Ｗｉに結合されてこれを駆動する行復号器１
６と、（４）出力が配列１２と予備配列１４のビット線
ＢＬｊに接続された列復号器１８と、（５）指定の（優
先）順序をもって予備行で不良標準行または低優先順位
の予備行を選択的に置換する予備行選択置換器２０によ
り構成された集積回路（ＩＣ）メモリチップ１０を含ん
でいる。

配列１２は図示のように動的または静的の記憶セルをＮ
行Ｚ列有し、セルの各行ごとに行導体Ｗｉ、各列ごとに
列導体ＢＬｊかあって、行導体はワード線１列導体はビ
ット線として働らく。図には各セル列に対し列導体が１
本しか示されていないが、各列導体は各セル列に対して
相補情報を伝えるため２本のビット線を含み得ることを
理解すべきである。このような形式の記憶配列は当業者
に公知であって、その一部は例えば米国特許第４１５６
９４０号、第４１８９７８２号Ｃ以上５トランジスタ静
的記憶セル使用）、第４１０’７５５６号（１トランジ
スタ動的記憶セル使用）、第３’７１４６３８　号（６
）ランジスタ静的記憶セル使用）に示されている。上記
特許その他に示された記憶配列の構造および動作は当業
者に公知であシ、また記憶配列の読取シおよび書込み動
作も公知である力）ら、詳述する必要はなく。

行導体Ｗｉに付勢信号を印加すると、その行のセルＭｉ
ｊ全部が呼出され（アドレス指定され）るから、ある列
導体ＢＬｊ上の情報（「高」または「低」）をその行と
列に当るセルＭｉｊに書込むことができ、また呼出され
た（アドレス指定された）セルの情報をそのセルに対す
る列導体ＢＬｊに読取ることができる。

予備記憶配列１４１ｉ２つの予備セル行ＳＰＩ、ＳＦ３
を含むが、その各行は標準配列１２と同数の列を有し、
また好ましくは各予備セルＳ１ｊは配列１２のセルＭｉ
Ｊと同様である。各予備行はワード線として作用する対
応行導体ＳＷ１、ＳＷ２によシ呼出される。

配列１２のワード線Ｗｉはｒ個のアドレスＡ１〜Ａｒが
印加されるワード復号器１６によシ選択的に付勢される
。復号器１６Ｉ″ｉｒ個のアドレス入力に応じて独特の
Ｎ個（Ｎ＝２）までの出力を生成し得る多数の公知復号
器の任意の１つでよい。復号器１６にはＮ個のナンドゲ
ー）　ＮＧＩ〜ＮＧＮが用いられ、ｒ個のアドレス入力
とその補数を組合せて独特のＮ個の出力を生成する。ま
た正規素子除勢（ＮＥＤ　）線１６１がナンドゲー）　
ＮＧＩ〜ＮＧＮのそれぞれの一方の入力に接続され、予
備行か付勢されたときそのナントゲートおよび復号器１
６を除勢するように々つている。配列１２の行導体にそ
れぞれ生成するＮ個の独特の出力は反転緩衝器ＩＲＩ〜
ＩＲ，Ｎを介して対応する行導体（ワード線）Ｗｉに接
続されている。

列復号器１８もまた１組の人力信号（図示せず）に応動
する多数の公知復号器の任意の１つでよい。

復号器１８の出力Ｏｊは配列１２．１４の各ビット線Ｂ
Ｌｊに接続されているが、配列１２．１４の各素子列に
ついて１つの出力Ｏｊと１本のビット線ＢＬｊが対応す
る。復号器１８Ｉｒｉ書込みサイクル中にプログラミン
グしてビット線の選ばれた１つまたはそれ以上に高レベ
ル（Ｖ］）Ｄボルトまたは論理１）を、残シのビット線
に低レベル（ｖＤＤボルトまたは論理０）を印加するよ
うにすることができる。復号器１８もまた読取クサイク
ル中にプログラミングして、呼出された記憶セルからビ
ット線上に読取られた高レベルまたは低レベルを感知す
るようにすることができる。

予備行選択器２０ケ比較回路２１、予備行優先順位は復
号器２２および標準素子除勢回路２４を含む。

比較器２１け２つの出力ＷＯＩ、　ＷＯ２（すなわち各
予備行に１つずつ）とアドレス人力Ａ１〜Ａｒを有する
プログラミング可能の復号器で、予め選択された組合せ
のアドレス人力に応じて出力ＷＯｌ、−・ＷＯ２に「選
択」出力を生ずるようにプログラミングし得る第４図に
示す形式のヒユーズセルラ含み、予備行で欠陥行を置換
するため欠陥行のアドレスに対応するその出力に付勢信
号状態（例えばＷＯＩまたはＷＯ２が低レベル状態）を
生成し得るようにプログラミングすることができる。例
えば、配列１２の試験中にある標準行が不良（すなわち
１個以上の欠陥素子を含む）と判ったとき、比較器２１
がその利用し得る出力の一方（例えばＷＯｌ）を不良行
がアドレス指定されると常にそのアドレスに対応して低
レベル状態にするようにプログラミングする。これは入
力Ａ１〜Ａｒに不良行を表わすアドレスが印・加される
と同時に「ヒユーズ」と示された線路の選ばれた１つ（
ＺＡＰ線として後述）に特定の電圧を印加することによ
シ達せられる。すると不良行かアドレス指定されると必
ずこれがプログラミングされた出力（例えばＷＯＩ）に
対応する予備行（例えばＳＰＩ　）で置換される。また
その置換した予備行（例えばＳＰＩ　）が不良と判ると
、比較器２１は再びプログラミングされて利用し得る他
方の出力（例えばＷＯ２）を不良行のアドレスに対応し
て低レベルにするようになっている。

比較器２１の２つの出力ＷＯＩ、ＷＯ２は復号器２２の
２つの入力に印加され、復号器２２の２つの出力Ｂ、Ｄ
は反転緩衝器Ｂｌ、　Ｂ２を介して各予備行導体ＳＷＩ
、ＳＷ２に結合されている。復号器２２のインバータＩ
２２　Ｆ１人力がＷＯｌに、出力が２人カナンドゲー　
）　Ｇ２２の一方の人力に接続され、Ｇ２２の他方の入
力はＷＯ２に、出力Ｂけ緩衝器Ｂｌを介して導体ＳＷ１
に接続されている。出力ＷＯＱｌｄまたインバータＩ２
３、Ｉ２４および緩衝器Ｂ２を介して導体８Ｗ２に接続
されている。

復号器２２け、予備行ＳＰＩよｊＤ　ＳＦ３の方が優先
順位が高くなって次のようにＳＦ３でＳＰＩを置換し得
るように動作する。

ａ）　ＷＯＩ、ＷＯ２が高レベル（選択されていない）
のときは２出力Ｂ、Ｄが高レベル（除勢）で、２つの予
備行は選択されない（ＳＷＩ　＝　ＳＷ２　＝低）。

ｂ）　ＷＯＩが低レベル（選択されている）で、　ＷＣ
＞２か高レベル（選択されていない）のときＦｉＢは低
レベルに、Ｄは高レベルにな〕、従ってＳＷＩが高レベ
ルになってＳＰＩを付勢するが、８ＴＡ’２ｔａ低レベ
ルのままで、ＳＦ３は除勢される。

Ｃ）　ＷＯ２が低レベルのときはＷＯｌの高低に関係な
く復号器２２の出力Ｂが除勢さハ、（すなわち高レベル
になシ、）出力りが付勢される。このようにＷＯ２が低
レベルのときは常にＳＷ２が高レベルになってＳＷＩが
低レベルになる。すなわち、ＷＯ２が付勢されると必ず
予備行ＳＰ２が選ばれ、５ＰＬＨ選ばれない。

従って、復号器２２は予め定められた優先順位に従って
その付勢人力に応動するように符号化されていて、ＷＯ
１，ＷＯ２の双方が付勢されたときけ高順位のＷＯ２に
対応する予備行を選択し、低順位のＷＯｌに対応する予
備行は選択しない。従って復号器２２は比較器２１から
２つの命令ＷＯＩ、ＷＯ２が同時に発せられたときにど
ちらの予備行を選択すべきかを判定する。第１図の回路
ではたまたま予備行ＳＰ２を高順位に、予備行ＳＰＩを
低順位にしたが、この優先順位を反転し得ることは言う
までもない。

除勢回路２４け２人力ナンドゲートＧ２４を含み。

Ｇ２４の２人力はＷｏｌ、ＷＯ２に、出力はインバータ
Ｉ２４の人力に接続され、Ｉ２４の出力ＮＥＤはナンド
ゲー）ＮＧＩ〜ＮＧＮの各一方の人力に接続されている
。Ｗｏｌ、ＷＯ２の一方または双方が選択されたとき（
すなわち低レベルのどき）１回路２４の出力ＮＥＤは低
レベルになって全ナンドゲー）　ＮＧｉを閉じる。従っ
て回路２４は予備配列１４の予備行のどれかが選択され
たとき必ず標準配列１２の全行を除勢して選択されない
ようにする働らきをする。

次に記憶系の動作を説明する。

ＩＣｌ０の製造後、標準記憶配列１２は行列導体を選択
的に付勢することによシ試験されるが、今この試験が第
１行Ｒ，１から始まって第Ｎ行ＲＮまで順次行われるも
のとする。この配列１２の試験中にある行（例えば第３
行）の素子の１つが不良と判明すると、比較器２１は第
１の予備行の選択を制御するＷＯＩか第３行を選択する
アドレス（Ａｌ−Ａｒ）に対し選択される（すなわち低
レベルになる）ようにプログラミングされる。Ｗｏｌは
一旦第３行のアドレスに対して低レベルになるようにプ
ログラミングされると、以後この記憶系に第３列のアド
レスか印加されたときは常に（すなわち永久に）低レベ
ルになり、（ＷＯ２が高レベルのまま）Ｗｏｌが低レベ
ルになると必ず復号器２２が第１の予備行を選択して第
３行を置換させる。ＷＯ２が高レベルのままＷＯｌが低
レベルになると、常にＩ２２の出力が高レベルになって
Ｇ２２の２人力か高レベルになるため、その出力Ｂか低
レベルになって緩衝器Ｂ１の出力が高レベルになる。従
って行導体ＳＷＩに付勢（高）信号が印加され、これに
よって第１予備行の各素子が呼出され（選択され）る。

同時に、低レベルのＷＯｌが３２４の出力を高レベルに
し、Ｉ２４の出力ＮＥＤを低レベルにする。低レベルの
ＮＥＤはナントゲートＮＧＩ〜ＮＧＮを除勢して配列１
２の全行の選択を防ぐ働らきをする。このように一旦比
較器２１がプログラミングされると１回路系は不良の第
３行が呼出されたとき必ずその代シに第１予備行を使用
し、標準配列を除勢する。

予備行（例えば５Ｐ１）が不良の標準行（例えば第３行
）に置換された後、その予備行を試験してその全セルが
機能するか否かを判定する。この第１予備行の試験中に
その素子の１つまたはそれ以上が不良と判明すると、Ｓ
Ｆ３がこのＳＰＩに置換される。このＳＦ３によるＳＰ
ｌの置換はＷＯｌが選ばれたのと同じ入力アドレスに対
してＷＯ２が選ばれるように（すなわちＷＯ２が低レベ
ルに々るように）比較器２１をプログラミングすること
によシ達せられる。比較器２１はプログラミングされた
状態を永久記憶する形式のものであるから、第１予備行
か不良で次に第２予備行か選択されると、ＷＯＩ、：Ｗ
Ｏ２の双方が同じ入力アドレスに対して低レベルになる
が、ＷＯ１とＷＯ２の双方が低レベルになる（すなわち
選択される）と、優先復号器２２Ｉ″ｉ高順位の人力（
例えばＷＯ２）だけを付勢し、低順位の人力（例えばＷ
ＯＩ）に対応する低順位の予備行（例えばＳＰＩ　）の
選択を除勢すなわち禁止する働らきをする。ＷＯ２か低
レベルになると、Ｇ２２の出力Ｂが高レベルになり、Ｓ
ＷＩ信号が低レベルになるため、ＳＰＩは選択されず、
また同時にＩ２４の出力りが低レベルになシ、Ｂ２の出
力が高レベルになるため。

第２予備行ＳＰ２か付勢される。従って、第２予備行が
選ばれた（すなわちＷＯ２が低レベルの）ときは必ず低
順位の第１予備行が高順位の第２予備行で置換される。

このようにしてＷＯｌとＷＯ２の双方が同じ人力アドレ
スに対して「選択」されたときは、第１予備行の代〕に
第２予備が使用され、第１の予備行が除勢され−る。

配列１２の第１の不良行をＳＰＩで置換した後ＳＰＩの
全素子が「良品」であることが判明すると、配列１２に
次の不良行が見付かるまでその試験が続けられる。第１
の予備行が完全であれば第２の予備行が配列１２の他の
不良行に置換される。次の不良行（例えば第Ｎ性）が見
付かると、比較器がその行に対応するアドレスに対して
ＷＯ２ｆ低レベルにするようにプログラミングされる。

ＷＯ２が低レベルになると、Ｗｏｌの状態に関係なく８
２の出力が高レベルになってＳＦ３を付勢すると同時に
、ＳＰｌと全ナンドゲー）ＮＧＩ〜ＮＧＮを除勢する。

従って、出力ＷＯ２が選択されてＳＦ３を付勢すると、
低順位の予備行（例えば５Ｐ１）が除勢される。このよ
うにして「優先順付け」復号器２２は２つの予備行が同
時に付勢されるのを禁止し、これによって不良行と優良
性の間または優良付相互間の干渉を防止する。

第１図の回路では簡単のため予備行が２行しか示されて
いないが、第２図に示すように、この発明は３行以上の
予備行を含む記憶系にも容易に適合する。第２図は４行
の予備行を持つ記憶系に適する比較器２１ａと優先順位
復号器２２ａを含んでいる。比較器２１ａは各予備行に
付き１つずつ合計４つの出力ＷＯ１〜ＷＯ４を持ち、こ
の出力ＷＯｌ〜ＷＯ４は各予備行に付き１つずつ合計４
つの出力を持つ復号器２２ａの４つの入力として作用す
る。復号器２２ａは第１予備行に最低順位を、第２予備
行に２番目に低い順位を、第３予備行に２番目に高い順
位を、第４予備行に最高順位をそれぞれ割当てるように
組織されている。との復号器２２ａの回路の動作は第１
図の回路２２と同様であるから、これ以上詳述の必要は
ない。

配列１２内に不良行がない場合は、比較器２１ａの出力
ＷＯ’ｌ〜ＷＯ４１ｄすべてのアドレス入力に対して高
レベルに保たれるが、この条件では全ＳＷｉ信号か低レ
ベルに保たれるため、予備行は全く選択されない。不良
行か見付かると、比較器２１ａがその不良の標準行を置
換する働らきをする出力を生成するようにプログラミン
グされる。全予備行が完全な場合は、各予備行で配列１
２の各不良標準行を置換してそれぞれ異なるアドレスに
対して付勢されるようにするとＬができる。予備行全部
が「良好」のときは、特定のアドレス入力に対応する任
意の１時点で、比較器２１ａの出力ＷＯｉの１つだけか
プログラミングされる。

全予備行が「良好」のときは、比較器２１ａのプログラ
ミングにより配列１２の各不良行は各予備行に置換され
るため、不良行に対する予備行の置換順位は重要でない
。一般に配列１２で不良が発見された最初の行に第１の
予備行が置換され、２番目に不良と判明した行に第２の
予備行が、３番目に不良と判明した行に第３の予備行が
、以下同様に置換される。

しかしある予備行が不良であれば、比較器２１ａが同じ
アドレスに応動して同時にその出力ＷＯｉの２つ以上を
付勢するようにプログラミングされ、次に復号器２２ａ
が最高順位を割当てられた予備行だけを付勢するように
働らく。

次に比較器２１ａの生成する信号ＷＯｉに対する復号器
２２ａの応答を概説する。特定のＷＯｉ信号を低レベル
に設定（すなわち付勢）し、他のＷＯｉ信号を高レベル
に設定すると、その特定信号に対応するＳＷｉ出力が付
勢されて（すなわち高レベルになって）対応する予備行
を付勢する。さらに第１図の復号器２２の場合のように
、付勢信号ＷＯｉが低順位のＳＷ小出力すべて除勢する
。従って（ＷＯ３＝ＷＯ４−高で）ＷＯ２が低レベルに
なると、ＷＯｌの値に関係なくＧ２２ａの出力か高レベ
ルになり、そのためＷＯ２が選ばれるとＢ１の出力が低
くなって第１予備列を選択しない。同様に（Ｗ４＝高で
）ＷＯ３が低レベルになると、ＷＯＩ、ＷＯ２の値に無
関係にＧ２Ｑａ、ＧＱ３ａの出力が高レベルにな、り、
Ｂｌ、Ｂ２の出力が低レベルになるため、ＷＯ３が選択
されたときは第３予備行が選択され、第１および第２予
備行は選択されない。最後にＷＯ４か低レベルになると
、ＷＯＩ、ＷＯ２、ＷＯ３の値に無関係にＧ２２ａ、　
Ｇ２３ａ、　Ｇ３３ａの各出力か高レベルにな勺、Ｂ１
、Ｂ２、Ｂ３の各出力が低レベルになる。従って第４予
備行が選ばれたときは他の予備行は選ばれない。この性
質のため低順位の不良予備行を高順位の予備行で置換す
ることができる。例えば第１予備行か不良とすると、こ
の場合は比較器２１ａが出力ＷＯ１を低レベルにする同
じ入力アドレスに対してＷＯ２に低レベル出力を生ずる
ようにプログラミングされるが、Ｗｏｌ、ＷＯ２の双方
が低レベルのときは、ＷＯ２がＷＯＩに対応する行導体
ＳＷＩを除勢したまま復号器２２ａを介して行導体ＳＷ
２を付勢する。同様に、第１および第２の予備行が不良
と判明すれば、比較器２１ａがＷＯＩ、ＷＯ２を低レベ
ルにしたのと同じ入力アドレスに対してＷＯ３を低レベ
ルにするようにプログラミングされ、低レベルのＷＯ３
によ、りＷＯＩ、ＷＯ２に対応する低順位の行導体ＳＷ
Ｉ、ＳＷ２が復号器２２ａを介して除勢され、行導体Ｓ
Ｗ３が付勢される。同様に、ＷＯ４が低レベルになると
、復号器２２ａがＳＷ４を付勢し、他の低順位の出力を
すべて阻止する。このようにして高（優先）順位の任意
の予備行で低順位の予備行または不良の標単行を置換す
ることができる。

第３図は第１図の比較器２１のようなこの発明を実施し
た記憶方式に適する比較器の各部を示す。

この比較器は出力線ＷＯＩ、ＷＯ２のそれぞれに対し１
組ずつのヒユーズセルフ０を含み、その各組が各アドレ
スビット（入力）当シ１個ずつのヒユーズセルを含んで
いる。第３図の出力ＷＯ１、ＷＯ２Ｉ″ｉ第１図の同じ
番号の出力に対応する。各予備行に付随する比較回路は
すべて同様であるから、出力ＷＯ１を生成する回路だけ
を詳述する。

ｒ個のヒユーズセルフ０１〜’７０ｒＫはｒ個のアドレ
スピッ）Ａｌ−Ａｒがそれぞれ接続されている。以下詳
述するように、各ヒユーズセルは共通のＺＡＰ線（例え
ばＺＡＰＩ）によシヒューズセル出力ＺＯｉに「誤差」
表示を生成するようにプログラミングすることができる
。この設計では「誤差」表示がヒユーズセルの出力の低
レベル信号ＣすなわちＺＯｉ　＝　低）である。各ヒユ
ーズセルの出力ＺＯ１１１−ｔドレンがＸＷＩ線に接続
され、ソースが接地された対応する復号トランジスタＮ
Ｄ１ｉのゲート電極に接続されている。トランジスタＮ
Ｄｌｉは復号用ノアゲートとして働らく。

線路ＸＷＩと対応する比較器の出力ＷＯＩの間には反転
半ラツチ回路４７が接続されている。回路４９は入力を
線路ＸＷＩに、出力をＷＯＩに接続されたインバータＩ
４７を含んでｂる。Ｉ４７の出力はまだｖＤＤと線路Ｘ
ＷＩＯ間に導電路を接続されたトランジスたＰ４ワのゲ
ート電極に接続されている。Ｐｄ２はＷＯＩが低レベル
になったときＸＷＩを高レベルに固定する働らきをする
。線路ＸＷＩをｖＤＤボルトに予荷重するためＶＤＤと
ＸＷｌの間に予荷重トランジスタＰＣＩの導電路か接続
されている。

次に比較器の動作を簡単に説明する。

各ヒユーズセルに（新しい）１組のアドレスピッ）　Ａ
ｌ−Ａｒが印加されると同時に、負の予荷重パルスＰＣ
か予荷重トランジスタＰＣＩのゲートに印加され、線路
ＸＷＩをＶ′ＤＤボルトに荷電する。全ヒユーズセルの
出力ＺＯＩ〜ＺＯｒか低レベルに々つて各アドレスビッ
トに対する誤差出力を表わすとき、全トランジスタＮＤ
ｌｉが遮断される。全トランジスタＮＤｉが遮断される
と、線路ＸＷＩけＶＤＤボルトに荷電されたままで、Ｗ
ＯＩを低レベルに保つ。

ＷＯｌが低レベルのため、ＰＣパルスがｖＤＤボルトに
戻シ、ＰＣＩを遮断した後もＰｄ２は導通してＸＷＩを
高レベルに固定する。

どれかのヒユーズセルの出力ＺＯｉが高しベＡ１７Ｃな
って対応するアドレスビットに対して誤差がないことを
示すと、トランジスタＮＤｌｉの１つが導通して線路Ｘ
′ｗ１を接地電位に引下げる。ＸＷＩが接地されると出
力’ＷＯＩが高レベルになる。従って入力アドレスの各
ビットがヒユーズセルフ０□〜７０ｒにプログラミング
されたＣ不良行の）アドレスの各ビットに合ったとき、
出力ＷＯ１が低レベルになシ、その予備行が選ばれてヒ
ユーズセルにアドレスがプログラミングされた行と置換
される。

第４図は特定のアドレスビットに対する誤差表示を生成
するようにプログラミングすることのできる代表的ヒユ
ーズセルフ０の部分ブロック回路図である。このプログ
ラミングはアドレスビットＡｉ土の信号とＺＡＰ線上の
信号を７０のような各ヒユーズセルに印加することによ
シ行われる。このヒユーズセルは交差結合された２つの
レベル移動用インバータを含んでいる。一方のインバー
タはトランジスタＰ１、Ｎ１を含み、アドレスビットＡ
ｉによシ駆動され、他方のインバータはトランジスタＰ
２、Ｎ２ヲ含み、アドレス入力の補数Ａｉにより駆動さ
れる。ＰＬ、　Ｐ２のソース電極はＺＡＰ線路に接続さ
れた切換可能の電力線路３１に接続され、Ｎ１、Ｎ２の
ソース電極は接地されている。Ｐ２のゲート電極はＰｌ
、Ｎ１のドレンに接続され、Ｐｌのゲート電極はＰ２．
Ｎ２のドレンに接続されている。ＡＩはＮ１のゲートと
インバータ■１の入力に印加され、ＡＩヲ生ずるインバ
ータ１１の出力はＮ２のゲート電極に接続されている。

Ｐ２．　Ｎ２のドレンけまたトランジスタＮ３のゲート
電極に接続され、　Ｎ３のソースは接地され、ドレンは
一端が線路３１に接続されたヒユーズＦ１の他端に接続
されている。

ＺＡＰ線路に印加された電圧ｖ、Ｚ、ＡＰＩ″ｉ通常低
レベルすなわち接地電位で、ヒユーズセルをプログラミ
ングすべきときはそのＺＡＰ線路電圧がｌＯボルトまた
はそれ以上に引上げられる。

半ラツチ回路３５（２入力ナンドゲートＧ３５とトラン
ジスタＮ３５で構成”、ｖＺＡＰが低レベルのときまた
は電力投入リセット発生器３９が０３５の一方の入力に
接続された線路４０に低レベル信号を印加するＬき、Ｚ
Ａ、Ｐ線路を接地状態に維持する働らきをする。

ヒユーズセルが（上述のように）プログラミングされた
後、そのヒユーズセルの状態が予荷重回路４１と半ラツ
チ回路４２によシ感知される。予荷重回路４１はＶＤＤ
とＮ３のドレンに接続された線路４３との間にソース拳
ドレン間電路が接続されたトランジスタＰ４１を含んで
いる。半ラツチ回路４２ｉｊ入力がＮ３のドレンに接続
され、出力Ｏｉを画定するその出力がトランジスタＰ４
２−のゲートに接続されたインバータＩ４２を含んでい
る。Ｐ４２のソース・ドレン間電路はＶＤＤと線路４３
の間に挿入され、Ｏｌか低レベルのとき線路４３を高レ
ベルに保持する働らきをする。

アドレスビットＡｉとインバータＩ４２の出力Ｏ１け、
出力ＺＯｒが復号トランジスタＮＤｉのゲート電極に印
加された２人力排他的ノアケート４４の２人力に印加さ
れる。

ヒユーズセルに誤差条件をプログラミングするには、線
路Ａｉにアドレス信号（高レベルまたは低レベル）かあ
る間にＺＡＰ線路電圧を通常の接地電位（低レベル）か
らＶＺＡＰ（例えば１０ボルドー高レベル）に引上げる
。ｖＺＡＰが高レベルのときは電力投入リセット発生器
３９の出力も高レベルで、これによってクランプ回路３
５は除勢される（すなわちＮ３５は遮断されてＺＡＰ線
路と接地点間の結合を除去する）。

ここでヒユーズセルの動作がｖＺＡＰか高レベルでアド
レス入力が高レベルか低レベルの状態に対して試験され
る。■　が高レベルでＡＩが高しベＡＰルのときは、ＩＩの出力Ａｉが低レベルのためＮ２とＰ
ｌが遮断され、Ｎ１が導通してＰ２を導通させる。

従って高レベルのＶＺＡＰがＰ２のソース・ドレン電路
を介してＮ３のゲートに印加され、Ｎ３を導通させてそ
のドレンを接地する。このためヒユーズの一端が接地さ
れる。一方で高レベルのＶＺＡＰが線路３１に接続され
たヒユーズの他端に印加される。従ってＺＡＰ電圧の全
部がヒユーズに印加されるため。

ヒユーズが切れる。このようにｖＺＡＰが高レベルで誤
差状態を表示するとき、Ａｉが高レベルであればヒユー
ズＦ１が切れる。

ＶＺＡＰが高レベルでＡｉが低レベルのときけ、汀が高
レベルとなってＮ１、Ｐ２が遮断され、Ｎ２、Ｐｌが導
通してＮ３、Ｐ２が確実に遮断される。Ｎ３が遮断され
ているためそのドレンに接続されたヒユーズＦｌの端子
も線路３１に接続されたそのヒユーズＦ１の他端子も高
レベルのＶＺＡＰに尋しいかこれに近い。

従ってヒユーズＦ１の両端間の電位差はあっても小さい
ため、このヒユーズは切れない。ヒユーズセルがプログ
ラミングさハた後ＺＡＰ電圧が低電圧（接地）状態に戻
ってラッチ回路３５によって低レベルに保たれる。

この記憶配列が回路内で動作するとき、その回路のアド
レス入力が状態を変えると必ず電力投入リセット発生器
３９が低レベル（または負）のパルスを発生する。この
負パルスはラッチ回路３５にょるＺＡＰ線路と線路３１
の接地を確保すると同時に。

Ｐ４１を導通させて線路４３をｖＤＤボルトに予備室す
る。ここでＦｌが切れているか否か、Ａｉが高レベルか
低レベルかの状態について回路応答が試験される。

Ｆｌが切れているとＮ３のドレンと線路３１ハ直結され
ない。Ａｉが高レベルのときはＡ１が低レベルになって
Ｎ１が導通し、Ｎ２が遮断される。前述のように線路３
１は接地電位に保たれているため、Ｎ２が遮断されると
ＰＬも遮断される。このためＰ２が導通してＮ３のゲー
ト電圧をその閾値電圧以下に引下げる。

Ｎ３のゲートか（上述のようにして）接地電位に近付く
と、Ｎ３は非導通状態に保たれる。従ってすでにＶＤＤ
ボルトに予備室されている線路４３は高レベルのままで
ある。同様にＡｉが低レベルであれば、Ａｉか高レベル
となってＮ２が導通してＮ３を遮断する。

電力投入プリセットパルスによ！ｌｌＶ］）Ｄボルトに
予荷電された線路４３けＶＩＴ）Ｄボルトの予荷電を保
つ。

線路４３の高レベルにＩ４２で反転されてＰｄ２のゲー
トに低電位を印加し、線路４３をｖＤＤに固定すると共
に出力０１を低レベルにする。従ってＦｌが切れておれ
ば１人力ＡＩの値に関係なく線路４３は高レベルになり
、出力Ｏｒは低レベルになる。

逆にＦｌが切れ々ければ、そのＦｌが線路４３とこのと
き接地されてｈる端子３１Ｌの間に低インピーダンス電
路を形成するため、線路４３はＡｉＯ値に関係なくこの
ヒユーズを介して接地される。従ってインバータＩ４２
の出力が高レベルになり％Ｐ４２’ｉｋ遮断状態に保つ
。線路４３は予荷電パルスがなくなっても接地電位また
はその近傍に保たれる。

従って表１に示すように、Ａｉの高低に関係なく、Ｆｌ
が切れるとＯｉが低レベルになシ、切れなければＯＩが
高レベルになる。従って出力Ｏｉけそのヒユーズの状態
（すなわち切れているか否か）を表示する。出力Ｏ１と
入力ＡＩは排他的ノアゲート４４に印加され、そのゲー
トの出力ＺＯｉが虚偽または誤差の状態の有無を示す。

このＺＯｉは表１の２つの信号状態で低レベルになる（
誤差を示す）。

「誤差」才たｒＩ′ｉ「虚偽」は、前述の第４図の回路
の動作中に線路Ａｉに生じたビット信号の値が、その第
４図の回路と第３図の比較器がプログラミングされてい
るときＡｉに印加されたビット信号の値と同じであるこ
とを意味する。この条件では「誤差」状態が、（ａ）第
３図の比較器に印加されているアドレスのＡｉビットが
、（ｂ）第３図の比較器（第４図のそのヒユーズ回路を
含む）がプログラミングされているとき存在したアドレ
スの対応ビット２同じすなわち一致することを表わす。

換言すれば、「誤差」表示はアドレスピッｈＡｉが記憶
配列の不良行のアドレスの一部であることを示すＯＦｌが切れていて（Ｏｉか低レベルで）Ａｉが高しベの
ときは、そのアドレスビット状態に対して誤差表示が行
われ、またＦｌが切れていなくて（Ｏｉが高レベルで）
Ａ１が低レベルのときもそのアドレスビット状態に対し
て誤差表示が行われる。

（２ワ）Ｏｉが低レベルでＡｉも低レベルのときは、　ＺＯｉが
高レベルで虚偽状態であシ得ないことを表わし、同様に
、ＯＬが高レベルでＡｉも高レベルのときもＺＯｉか高
レベルで虚偽状態であシ得ないことを表わす。

表　１次に各乙ドレス線Ａｉに対し表１に示された情報を第３
図の全アドレス線路Ａ１〜Ａｒのビット信号Ａｉについ
て考える。

後述の場合を除いて、任意の組（例えばＺＡＰ　：ＬＫ
関連する組）のすべてのヒユーズセル（７０１〜７０ｒ
）の全出力（ＺＯＩ、Ｚ０２等）が低レベルのとキ（ｄ
、（ａ）そのヒユーズセルの組にそのとき印加されてい
るアドレスがその記憶装置の不良行を表わすアドレス２
同じで（す々わち一致し）、（ｂ）（２８）そのヒユーズセルの組に関連する全出力トランジスタ（
ＮＤ１１〜ＮＤｌｒ等）が遮断される。このためそのヒ
ユーズセルの組に関連する出力線（ＸＷＩ等）が高レベ
ルを維持し、前述のように関連するワード線（ＷＯＩ）
を低レベルにする。前述のように、ＷＯＩが低レベルと
いうことはそのとき印加されているアドレスが不良行を
表わすことを示している。

逆にヒユーズセル出力の１つまたはそれ以上が高レベル
のトキｉｌｔ、（ａ）そのときその組のヒユーズセルに
印加されているアドレスが不良行を表わすアドレスのど
れにも一致せず、（ｂ）その組のヒユーズセルに関連す
る出力トランジスタの１つまたはそれ以上が導通する。

そのため、その組のヒユーズセル（この例では７０□〜
７０ｒ）に関連する出力線路（この例ではＸＷＩ　）が
低レベルになる。この出力線路が低レベルになると（前
述のように）関連するワード線（この例ではＷＯｌ）が
高レベルを保って、そのときその組のヒユーズセルに印
加されているアドレスが前に判別された不良行の不良ア
ドレスのどれかを表わすものでないことを示す。

次に上述の例外について考える。上の説明から。

ヒユーズが切れず（０１が低レベル）Ａｉが低レベルの
ときに生ずる虚偽条件（ＺＯｉが低レベル）がＺＡＰ線
路が高レベルにプログラミングされていることが判って
いるときだけ真の誤差表示であることが判る。従ってＺ
ＡＰ線路が高レベルにプログラミングされていない限、
９．Ａｉの低レベル（Ｆｌが切れていない）に対する誤
差表示は必ずしも有効でない。

第３図に戻って、ブロック８３の回路がない場合、全ア
ドレス人力（Ａｎ　−Ａｒ　）が低レベルで全ヒユーズ
が切れてい々ければ、全ＺＯ４出力が低゛レベルで、対
応するＸＷｉ線路を高レベルに保ち、対応するＷＯ出力
ヲ低レベルにする。これによって全零アドレスに対応す
る標準行が良好であっても、全零アドレスに対応するそ
の標準行が予備行で置換される。

これは第３図のブロック８３の回路を設けてＺＡＰ線路
が高レベルにプログラミングされているか否かを記録す
ることによシ避けられる。このブロック８３の回路は第
４図で詳述した比較器セルフ０と同型のものでよいヒユ
ーズセル８４を含んでいる。セル８４のアドレス人力／
Ｉ′１ＺＡＰ線路に接続され、その出力Ｚ８４はインバ
ータＩ８４に印加されている。インバータＩ８４の出力
Ｘ８４は復号トランジスタＮＤｉと並列に接続されたト
ランジスタＮＤａ４のゲート電極に印加される。

以下に詳述するように、ＺＡＰ線路がプログラミングさ
れなかったら（すなわち全標準行が良好であることを示
す高電圧に上げられ々かったら）、ＸＷ線路を接地し、
ＷＯ比出力ＶＤＤボルトにするように記憶装置が動作す
ると必ずトランジスタＮＤ８４が導通する。

ＺＡＰ　ｌ線路が高レベルにプログラミングされていな
ければ、記憶系の動作中は常にセル８４のヒユーズは切
れず、０８４は高レベルＦＣある。しかも、ＺＡＰ　ｌ
線路にはアドレス人力線路が接続されているため、記憶
系の動作時は常にアドレス入力が低レベルである。従っ
てセル８４の出力Ｚ８４は低レベル、Ｘ８４は高レベル
になシ、ＸＷ線路を接地し、全ＷＯｉ出力を高レベルに
保つ。比較器の全ＷＯｉ出力が高レベルのときは予備行
が選択されないから、ブロック８３０回路は、「全零」
アドレスに対応するが不良でない標準行に予備行の置換
が行われるのを防ぐ。しかしＺＡＰ　１線路がプログラ
ミングされていると（すなわち高レベルになっていると
）、セル８４のヒユーズが切れ、このヒユーズが切れる
と（セル８４のアドレス入力は接地されている力）ら）
、記憶系の動作中Ｚ８４は常に高レベルに、Ｘ８４は低
レベルになる。Ｘ８４が低レベルのため、トランジスタ
ＮＤ　８４が遮断され、ＸＷＩ線路が高レベルに、ＷＯ
線路が低レベル（付勢状態）になる。従って「全零」ア
ドレスに対するＷＯ１比較器出力はそのときの記憶系の
状態の精確々反映である。

第４図の回路では、電力投入リセット発生器３９を用い
てヒユーズデータを固定し、Ｐｄ２を通る静的漏洩を防
止しているが、これは重要な電力節減性を持つ。

第１図および第２図の回路では、不良行に対する予備行
の置換について述べたが、「行」という用語は例として
用いただけで、代シにｒ列」を用いることもできること
を理解すべきである。またこの発明は不良の行および列
を予備の行および列で置換する方式にも同様に適用する
ことができる。

比較器２１と復号器２２を用いてこの発明を説明したが
、この発明の実施には種々の形式の比較器と復号器を使
用し得ることは明らかである。

またこの発明をランダムアクセス記憶装置（ＲＡＭ）を
用いて説明したが、この発明にはリードオンリ記憶装置
（ＲＯＭ　）を用いることもできることは旨うまでもな
い。

【図面の簡単な説明】

第１図はこの発明を実施したランダムアクセス記憶装置
（ＲＡＭ　）の部分ブロック回路図、第２図はこの発明
を実施した記憶方式に用いられる優先順位復号器の論理
回路図、第３図は第１図の回路に適する比較回路の部分
ブロック回路図、第４図は第１図の回路に適するヒユー
ズセルの回路図である。１０・・・半導体チップ、Ｍｉｊ％Ｓｉ」・・・記憶セ
ル、旧。ＲＮ・・・標準行、８Ｐｌ、ＳＦ３・・・予備行、２０
・・・置換手段、２２・・・符号化手段。特許出願人　アールシーニー　コーポレーション化　理
　人　清　水　哲　ほか２名

Claims

【特許請求の範囲】

（１）行列に配列された記憶セルを含み、その行のいく
つかが標準の行とされ、他の２に等しいかそれよシ大き
い整数Ｘ個の行が不良セルを含むとして識別された標準
の行の代シに使用される予備の行として働らくようにな
っておフ、さらに上記Ｘ個の予備の行の任意の１つで上
記標準の行の任意の１つを選択的に置換する手段を含み
、その選択的に置換する手段が予備の行を所定の優先順
位で符号化し、優先順位の高い方の予備の行で優先順位
の低い方の予備の行を選択的に置換する手段を含むこと
を特徴とする半導体チップ上に形成された記憶回路。