JPS6064510A - 電圧電流変換回路 - Google Patents
電圧電流変換回路Info
- Publication number
- JPS6064510A JPS6064510A JP58173461A JP17346183A JPS6064510A JP S6064510 A JPS6064510 A JP S6064510A JP 58173461 A JP58173461 A JP 58173461A JP 17346183 A JP17346183 A JP 17346183A JP S6064510 A JPS6064510 A JP S6064510A
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- JP
- Japan
- Prior art keywords
- output
- differential amplifier
- voltage
- whose
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は差動入力電圧を電流に変換する電圧電流変換回
路に関する。
路に関する。
［従来例］
従来、この種の電圧電流変換回路は、第１図にその一例
を示すように、入力端子１．２に入力された差動入力電
圧を抵抗Ｂ・０の両端に発生させ、電流に変換し、この
電流変化を出力として取り出す方法を用いている。すな
わち、差動入力電圧は２つの差動増幅器Ａ１．Ａ２の正
相入力で受け、差動増１１ｉ器Ａｔ、Ａｍのシングルエ
ンド出力は、それぞれトランジスタＱｌ、Ｑ２のベース
に接続され、差動増幅器Ａ、１ 、 Ａ２の逆相入力端
子は、それぞれトランジスタＱ１．（ｈのエミッタに接
続され、トランジスタＱｌ、Ｑ２のエミッタ釦は、それ
ぞれ同一出力電流値の２つの定電流源■と抵抗ＲＯの一
端が接続され、トランジスタＱ１のコレクタにはカレン
トミラーＣＭ１が接続され、トランジスタＱ！のコレク
タにはカレントミラーＣＭ１の入力端が、トランジスタ
Ｑ２のコレクタにはカレントミラーＣＭ１の出力端と出
力電流端子３が接続され、この出力電流端子３から変換
された出力電流が得られる。なお、５は正電源端子、６
は負電源端子である。
を示すように、入力端子１．２に入力された差動入力電
圧を抵抗Ｂ・０の両端に発生させ、電流に変換し、この
電流変化を出力として取り出す方法を用いている。すな
わち、差動入力電圧は２つの差動増幅器Ａ１．Ａ２の正
相入力で受け、差動増１１ｉ器Ａｔ、Ａｍのシングルエ
ンド出力は、それぞれトランジスタＱｌ、Ｑ２のベース
に接続され、差動増幅器Ａ、１ 、 Ａ２の逆相入力端
子は、それぞれトランジスタＱ１．（ｈのエミッタに接
続され、トランジスタＱｌ、Ｑ２のエミッタ釦は、それ
ぞれ同一出力電流値の２つの定電流源■と抵抗ＲＯの一
端が接続され、トランジスタＱ１のコレクタにはカレン
トミラーＣＭ１が接続され、トランジスタＱ！のコレク
タにはカレントミラーＣＭ１の入力端が、トランジスタ
Ｑ２のコレクタにはカレントミラーＣＭ１の出力端と出
力電流端子３が接続され、この出力電流端子３から変換
された出力電流が得られる。なお、５は正電源端子、６
は負電源端子である。
ここで、差動入力電圧をΔ■■Ｎとすると、変換される
出力電流Ｉｏｕｉは次式で示される。
出力電流Ｉｏｕｉは次式で示される。
（但し ｌ０ＵＴ＜ ＩＩＤＬＩＣ，ＩｒＤｔ、ｇｔ；
を定電流源■の電流値。） しかし、本従来例に訃いては、２つの差動増幅器、２つ
の定電流源、１つのカレントミラーのように、非常に多
くの素子数を必要とするだけでなく、定電流源Ｉの相対
精度や、カレントミラーＣＭｌの精度等、高精度化しよ
うとすると条件が厳しく、本従来例の回路を集積回路化
する場合に１チップ面積の増大や低歩留の原因となる等
の欠点があった・更にｓ ｌ０ＵＴ ＜ ＩＩＤＬＥと
いう条件があるため、”ＩＤＬＩＣを十分大きくする必
要があシ、消費電流も大きくなる等の欠点もあった。
を定電流源■の電流値。） しかし、本従来例に訃いては、２つの差動増幅器、２つ
の定電流源、１つのカレントミラーのように、非常に多
くの素子数を必要とするだけでなく、定電流源Ｉの相対
精度や、カレントミラーＣＭｌの精度等、高精度化しよ
うとすると条件が厳しく、本従来例の回路を集積回路化
する場合に１チップ面積の増大や低歩留の原因となる等
の欠点があった・更にｓ ｌ０ＵＴ ＜ ＩＩＤＬＥと
いう条件があるため、”ＩＤＬＩＣを十分大きくする必
要があシ、消費電流も大きくなる等の欠点もあった。
［発明の目的コ
本発明の目的は、上記欠点を除去することにより、少な
い素子数で構成することができ高密度集積回路化に適し
た、高精度の電圧電流変換回路を提供することにある。
い素子数で構成することができ高密度集積回路化に適し
た、高精度の電圧電流変換回路を提供することにある。
［発明の構成コ
本発明の電圧電流変換回路は、一端がそれぞれ差動入力
電圧端子に接続された第１及び第２の抵抗と、一端がそ
れぞれ前記第１及び第２の抵抗の他端に接続され他端が
共通電位に共通接続された第３及び第４の抵抗と、逆相
入力を前記第１の抵抗と前記第３の抵抗の接続点に正相
入力を前記第２の抵抗と前記第４の抵抗の接続点にそれ
ぞれ接続された差動増幅器と、入力が前記差動増幅器の
出カー一端が前記差動増幅器の逆相入力に出力が出力電
流端子比それぞれ接続された出力回路とを含むことから
構成される。
電圧端子に接続された第１及び第２の抵抗と、一端がそ
れぞれ前記第１及び第２の抵抗の他端に接続され他端が
共通電位に共通接続された第３及び第４の抵抗と、逆相
入力を前記第１の抵抗と前記第３の抵抗の接続点に正相
入力を前記第２の抵抗と前記第４の抵抗の接続点にそれ
ぞれ接続された差動増幅器と、入力が前記差動増幅器の
出カー一端が前記差動増幅器の逆相入力に出力が出力電
流端子比それぞれ接続された出力回路とを含むことから
構成される。
［実施例の説８Ａ］
以下、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の第１の実施例の回路図である。
本実施例は、一端がそれぞれ差動入力電圧端子１．２に
接続された第１及び第２の抵抗Ｒ１，Ｒ２と一端がそれ
ぞれ第１及び第２の抵抗Ｒ１，几２の他端に接続され他
端が接地電位に共通接続された第３及び第４の抵抗Ｒ３
，Ｒ４と、逆相入力を第れぞれ接続された差動増幅器Ａ
３と、ペースが差動増幅器Ａ３の出力にエミッタが差動
増幅器Ａ３の逆相入力にコレクタが出力電流端子３にそ
れぞれ接続された出力回路としてのバイポーラトランジ
スタＱ３とを含むととから構成される。なお、電源関係
の接続は図示されていない。（以下の実施例でも同じと
する。） 本実施例において、差動入力電圧端子ＩＫ入力電圧■１
．差動入力電圧端子２に入力電圧■２を入力すると、出
力電流端子に得られる出力電流ｌ０ＵＴは次式で示され
る。
接続された第１及び第２の抵抗Ｒ１，Ｒ２と一端がそれ
ぞれ第１及び第２の抵抗Ｒ１，几２の他端に接続され他
端が接地電位に共通接続された第３及び第４の抵抗Ｒ３
，Ｒ４と、逆相入力を第れぞれ接続された差動増幅器Ａ
３と、ペースが差動増幅器Ａ３の出力にエミッタが差動
増幅器Ａ３の逆相入力にコレクタが出力電流端子３にそ
れぞれ接続された出力回路としてのバイポーラトランジ
スタＱ３とを含むととから構成される。なお、電源関係
の接続は図示されていない。（以下の実施例でも同じと
する。） 本実施例において、差動入力電圧端子ＩＫ入力電圧■１
．差動入力電圧端子２に入力電圧■２を入力すると、出
力電流端子に得られる出力電流ｌ０ＵＴは次式で示され
る。
Ｒ几。
ｌ０ＵＴ −Ｂ、 （Ｖｉ Ｒ，＋’Ｒ，（１千Ｂ、
）Ｖ２ ） ｘβ （１＋β）・・・・・・・・・・・・・・・・・曲・四
囲・曲・（２）但し、Ｒ１−Ｒ４は抵抗Ｒ１〜Ｒ４の抵
抗値、βはトランジスタＱ３のエミッタ接地電流増幅率
（以下、βという。）である。
）Ｖ２ ） ｘβ （１＋β）・・・・・・・・・・・・・・・・・曲・四
囲・曲・（２）但し、Ｒ１−Ｒ４は抵抗Ｒ１〜Ｒ４の抵
抗値、βはトランジスタＱ３のエミッタ接地電流増幅率
（以下、βという。）である。
ここで、Ｒ１／Ｒ３−Ｒ２／Ｒ４，Ｒ１−Ｒ，とすると
−１β ■ｏＵＴ−■（Ｖｌ−■２）（ＴＴ７）−四囲（３）更
に、β〉ｌとおけるので、 工 −” （ＶＩ Ｖ２）・・・・・・・・・・・・・
・・・・・・・・・・・（４）ＯＵＴ −、■ となシ、差電圧（ＶＩ Ｖ２）が抵抗Ｒによって電流ｌ
０ＵＴに変換されたことになる。
−１β ■ｏＵＴ−■（Ｖｌ−■２）（ＴＴ７）−四囲（３）更
に、β〉ｌとおけるので、 工 −” （ＶＩ Ｖ２）・・・・・・・・・・・・・
・・・・・・・・・・・（４）ＯＵＴ −、■ となシ、差電圧（ＶＩ Ｖ２）が抵抗Ｒによって電流ｌ
０ＵＴに変換されたことになる。
本実施例の回路は、第１図の従来例の回路に比較して、
回路構成が非常に簡単であル、かつ（４）式から分るよ
うに要求される精度に応じてトランジスタＱ３としてβ
の大きいものを用いれば良い。
回路構成が非常に簡単であル、かつ（４）式から分るよ
うに要求される精度に応じてトランジスタＱ３としてβ
の大きいものを用いれば良い。
更に、本実施例においては、差動入力電圧を抵抗で分割
して差動増幅器に入力する回路構成のため、同相電圧範
囲が大きくとれること、出力トランジスタがペース接地
で動作しているため出力インピーダンスが大きいこと。
して差動増幅器に入力する回路構成のため、同相電圧範
囲が大きくとれること、出力トランジスタがペース接地
で動作しているため出力インピーダンスが大きいこと。
又、従来例のようにｌ０ＵＴ＜ ＩＨ）ＬＥなる条件も
必要としない、簡単な回路構成なので、消費電流も小さ
くなること等の利点がある。
必要としない、簡単な回路構成なので、消費電流も小さ
くなること等の利点がある。
第３図り本発明の第２の実施例の回路図である。
本実施例は第２図に示した第１の実施例の回路において
、出力回路としてトランジスタＱ３の代シに、入力トラ
ンジスタＱ４のペースが差動増幅器Ａ３の出力に出力ト
ランジスタＱ５のエミッタが差動増幅器Ａ３の逆相入力
に、出力トランジスタＱ５のコレクタが出力電流端子３
にそれぞれ接続された２個のバイポーラトランジスタか
らなダーリントン回路７を用すたものである。
、出力回路としてトランジスタＱ３の代シに、入力トラ
ンジスタＱ４のペースが差動増幅器Ａ３の出力に出力ト
ランジスタＱ５のエミッタが差動増幅器Ａ３の逆相入力
に、出力トランジスタＱ５のコレクタが出力電流端子３
にそれぞれ接続された２個のバイポーラトランジスタか
らなダーリントン回路７を用すたものである。
ここで、ダーリントン回路７の合成されたβをβＴ、ト
ランジスタＱ４−Ｑ５のβをβ０とするとβＴζ １ｇ
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（５）で与えられる。いまβ、−Ｚｏｏとすると、
βＴ＃ＩＱＯＯＯとなり、トランジスタ１個の場合（第
２図の第１の実施例に相当。）の出力電流ｌ０ＵＴのβ
による誤差は１％なのに対し、０．０１％と極めて小さ
くなる。
ランジスタＱ４−Ｑ５のβをβ０とするとβＴζ １ｇ
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（５）で与えられる。いまβ、−Ｚｏｏとすると、
βＴ＃ＩＱＯＯＯとなり、トランジスタ１個の場合（第
２図の第１の実施例に相当。）の出力電流ｌ０ＵＴのβ
による誤差は１％なのに対し、０．０１％と極めて小さ
くなる。
このように、本実施例によるとよシ一層高精度の電圧電
流変換回路が得られる。
流変換回路が得られる。
なお、本実施例においては、ダーリントン回路７のトラ
ンジスタの段数を２段としたが、段数を増せばよシβに
よる誤差はよ−シ小さくなる。又、ダーリントン回路の
代シに、電界効果トランジスタを用いても同様の効果を
得ることができる。
ンジスタの段数を２段としたが、段数を増せばよシβに
よる誤差はよ−シ小さくなる。又、ダーリントン回路の
代シに、電界効果トランジスタを用いても同様の効果を
得ることができる。
第４図は本発明の第３の実施例の回路図である。
本実施例は、第２図に示した第１の実施例において、出
力回路としてトランジスタＱ３の代すに、ペースが共通
接続され差動増幅器Ａ３の出力にエミッタが共通接続さ
れ差動増幅器Ａ３の逆相入力にそれぞれ接続されたバイ
ポーラ型のＰＮＰ ）ランジスタＱ６とＮＰＮ ）ラン
ジスタＱ７を備え、トランジスタＱ６．Ｑ７のコレクタ
はそれぞれ第１の出力電流端子３及び第２の出力電流端
子４に接続してなる回路を用いたもので、双方向性の電
圧入力された場合、Ｖｌ＞Ｖ２のときはトランジスタＱ
６が動作し、Ｖｌ＜Ｖ２のときはトランジスタＱ２が動
作して、それぞれコレクタから出力電流ｌ０ＵＴを取シ
出すことができる。
力回路としてトランジスタＱ３の代すに、ペースが共通
接続され差動増幅器Ａ３の出力にエミッタが共通接続さ
れ差動増幅器Ａ３の逆相入力にそれぞれ接続されたバイ
ポーラ型のＰＮＰ ）ランジスタＱ６とＮＰＮ ）ラン
ジスタＱ７を備え、トランジスタＱ６．Ｑ７のコレクタ
はそれぞれ第１の出力電流端子３及び第２の出力電流端
子４に接続してなる回路を用いたもので、双方向性の電
圧入力された場合、Ｖｌ＞Ｖ２のときはトランジスタＱ
６が動作し、Ｖｌ＜Ｖ２のときはトランジスタＱ２が動
作して、それぞれコレクタから出力電流ｌ０ＵＴを取シ
出すことができる。
又、第２図と同様にβの影響が問題となる場合は、トラ
ンジスタＱ６とＱ７をダーリントン回路又は、電界効果
トランジスタに置き換えれば解決できる。
ンジスタＱ６とＱ７をダーリントン回路又は、電界効果
トランジスタに置き換えれば解決できる。
［発明の効果］
以上、詳細説明したように本発明によれば、本発明の電
圧電流変換回路は、上記の構成からなっているので、少
ない素子数で構成でき、高密度集積回路化に適した、高
精度の差動電圧電流変換回路を得ることができる。
圧電流変換回路は、上記の構成からなっているので、少
ない素子数で構成でき、高密度集積回路化に適した、高
精度の差動電圧電流変換回路を得ることができる。
更Ｋ、本発明の電圧電流変換回路には、同相電圧範囲及
び出力インピーダンスが高く消費電流も小さいという効
果が付加される。
び出力インピーダンスが高く消費電流も小さいという効
果が付加される。
第４図は、従来の電圧電流変換回路の一例の回路図、第
２図、第３図、第４図はそれぞれ本発明の第１．第２．
第３の実施例の回路図である。 １．２・・・・・・差動電圧入力端子、３，４・・・輸
出力電流端子、５・・・・・・正電源端子、６・・・・
・・負電源端子、７・・・・・・ダーリントン回路５Ａ
１ｐ Ａ２． Ａ３・・・・・・差動増幅器、（ｈ 、
Ｑ２． Ｑ？・・・・・・ＮＰＮ型バイポーラトラン
ジスタ、Ｑ３． Ｑ４． Ｑ５．Ｑ６・・・・・・ＰＮ
Ｐ型バイポーラトランジスタ、几。〜Ｒ４・旧・・抵抗
、ＣＭｌ・・・・・・カレントミラー、■・・・・・・
定電流源。
２図、第３図、第４図はそれぞれ本発明の第１．第２．
第３の実施例の回路図である。 １．２・・・・・・差動電圧入力端子、３，４・・・輸
出力電流端子、５・・・・・・正電源端子、６・・・・
・・負電源端子、７・・・・・・ダーリントン回路５Ａ
１ｐ Ａ２． Ａ３・・・・・・差動増幅器、（ｈ 、
Ｑ２． Ｑ？・・・・・・ＮＰＮ型バイポーラトラン
ジスタ、Ｑ３． Ｑ４． Ｑ５．Ｑ６・・・・・・ＰＮ
Ｐ型バイポーラトランジスタ、几。〜Ｒ４・旧・・抵抗
、ＣＭｌ・・・・・・カレントミラー、■・・・・・・
定電流源。
Claims (7)
- （１）一端がそれぞれ差動入力電圧端子に接続された第
１及び第２の抵抗と、一端がそれぞれ前記第１及び第２
の抵抗の他端に接続され他端が共通電位に共通接続され
た第３及び第４の抵抗と、逆相入力を前記第１の抵抗と
前記第３の抵抗の接続点に正相入力を前記第２の抵抗と
前記第４の抵抗の接続点にそれぞれ接続された差動増幅
器と、入力が前記差動増幅器の出力に一端が前記差動増
幅器の逆相入力に出力が出力電流端子にそれぞれ接続さ
れた出力回路とを含むことを特徴とする電圧電流変換回
路。 - （２）出力回路が、ペースを差動増幅器の出力にエミッ
タを前記差動増幅器の逆相入力にコレクタを出力電流端
子にそれぞれ接続されたノくイボーラトランジスタから
なる特許請求の範囲第（１）項記載の電圧電流変換回路
。 - （３）出力回路が、入力トランジスタのペースが差動増
幅器の出力に出力トランジスタのエミッタが前記差動増
幅器の逆相入力に、出力トランジスタのコレクタが出力
電流端子にそれぞれ接続あ された複数のバイポーラトランジスタからなダーリント
ン回路からなる特許請求の範囲第（１）項記載の電圧電
流変換回路。 - （４） 出力回路が、ゲートが差動増幅器の出力にソー
スが前記差動増幅器の逆相入力にドレインが出力電流端
子にそれぞれ接続された電界効果トランジスタからなる
特許請求の範囲第（１）項記載の電圧電流変換回路。 - （５）出力回路が、ペースが共通接続され差動増幅勲出
力にエミッタが共通接続され前記差動増幅器の逆相入力
にそれぞれ接続された一導電型の第１のバイポーラトラ
ンジスタと逆導電型の第２のバイポーラトランジスタを
備え、該第１、第２のバイポーラトランジスタのコレク
タはそれぞれ第１の出力電流端子及び第２の出力電流端
子に接続してなる特許請求の範囲第（１）項記載の電圧
電流変換回路。 - （６）出力回路が、入力トランジスタのベースが共通接
続され差動増幅器の出力に出力トランジスタのエミッタ
が共通接続され前記差動増幅器の逆相入力にそれぞれ接
続された複数の一導電型のバイポーラトランジスタから
なる第１のダーリントン回路と複数の逆導電型のバイポ
ーラトランジスタからなる第２のダーリントン回路を備
え、該第１．第２のダーリントン回路の出力トランジス
タのコレクタはそれぞれ第１の出力電流端子及び第２の
出力電流端子に接続してなる特許請求の範囲第（１）項
記載の電圧電流変換回路。 - （７）出力回路が、ゲートが共通接続され差動増幅器の
出力にソースが共通接続され前記差動増幅器の逆相入力
にそれぞれ接続された一導電型の第１の電界効果トラン
ジスタと逆導電型の第２の電界効果トランジスタを備え
、該第１．第２の電界効果トランジスタのドレインはそ
れぞれ第１の出力電流端子及び第２の出力電流端子に接
続してなる特許請求の範囲第（１）項記載の電圧電流変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173461A JPS6064510A (ja) | 1983-09-20 | 1983-09-20 | 電圧電流変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173461A JPS6064510A (ja) | 1983-09-20 | 1983-09-20 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6064510A true JPS6064510A (ja) | 1985-04-13 |
| JPS6367361B2 JPS6367361B2 (ja) | 1988-12-26 |
Family
ID=15960900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173461A Granted JPS6064510A (ja) | 1983-09-20 | 1983-09-20 | 電圧電流変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064510A (ja) |
-
1983
- 1983-09-20 JP JP58173461A patent/JPS6064510A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367361B2 (ja) | 1988-12-26 |
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