JPS6065626A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS6065626A JPS6065626A JP17452183A JP17452183A JPS6065626A JP S6065626 A JPS6065626 A JP S6065626A JP 17452183 A JP17452183 A JP 17452183A JP 17452183 A JP17452183 A JP 17452183A JP S6065626 A JPS6065626 A JP S6065626A
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- JP
- Japan
- Prior art keywords
- counter
- output
- clock pulse
- frequency division
- adic
- Prior art date
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は各種バルスイＬ’ｆ号のカウントダウン等に使
用する分周回路に関する。
用する分周回路に関する。
（ロ） バ埴来技術
パルス信号の分周には一般にカウンタが賞用されており
、このカウンタには同期式のものと非ＩＷＩ期式のもの
がある。これらげそねそれ一長一短があり、非同期式カ
ウンタ憎は構成が簡単であるが、カウンタ内での遅延時
間が大きく、逆に同期式カウンタでは遅延時間はＦＦ（
スリップ・フロップ）１段分省けになるが、ＦＦ’ｉ多
数必要とし構成が複雑である。
、このカウンタには同期式のものと非ＩＷＩ期式のもの
がある。これらげそねそれ一長一短があり、非同期式カ
ウンタ憎は構成が簡単であるが、カウンタ内での遅延時
間が大きく、逆に同期式カウンタでは遅延時間はＦＦ（
スリップ・フロップ）１段分省けになるが、ＦＦ’ｉ多
数必要とし構成が複雑である。
因みに、訂−分周回路の場合について考えるに、この回
路を非同期式カウンタで構成すると、第１図のようにな
って、：＃クンタでの遅延時間はＤ−ＦＦ（Ｄフリップ
・７０ツー）１個当りの６倍となる。また、同期式カウ
ンタを使用すると、４１自体が素数であるから、これ以
下の素数カウンタの縦続接続によって＠改できず、第２
図のようにＤ−ＦＦを２１個も必秩とする。
路を非同期式カウンタで構成すると、第１図のようにな
って、：＃クンタでの遅延時間はＤ−ＦＦ（Ｄフリップ
・７０ツー）１個当りの６倍となる。また、同期式カウ
ンタを使用すると、４１自体が素数であるから、これ以
下の素数カウンタの縦続接続によって＠改できず、第２
図のようにＤ−ＦＦを２１個も必秩とする。
このように、従来は、Ｎを大きな票数とする一分周回路
を実現する際に、同期式カウンタで構成しても、非同期
式カウンタで構成しても、満足できるものが得られなか
った。
を実現する際に、同期式カウンタで構成しても、非同期
式カウンタで構成しても、満足できるものが得られなか
った。
ｅ慢 発明の目的
本発明は上記の点を考慮してなき九たものであリ、分局
動作の遅延時間を短縮でき巨つ素子数が少なく構成がｆ
ｍ単な分周回路を提供することを目的とする。
動作の遅延時間を短縮でき巨つ素子数が少なく構成がｆ
ｍ単な分周回路を提供することを目的とする。
に） 発明の（りＮ成
未発明による＋ （Ｎけ累数）分周回路は、複数個の素
数カウンタの縦続接続によってＭ進（１４〈）１ ）カ
ランタラ惜敗し、このカウンタへの入カッくルスをＭ個
毎［（Ｎ−Ｍ）個削除して入力するようにした構成であ
る。
数カウンタの縦続接続によってＭ進（１４〈）１ ）カ
ランタラ惜敗し、このカウンタへの入カッくルスをＭ個
毎［（Ｎ−Ｍ）個削除して入力するようにした構成であ
る。
（ホｊ 実諦ｊ例
クバルスの入力端子であり、第１〜第５Ｄ−ＦＦ（Ｆｌ
）（Ｆ２）（Ｆｓ）及びアントゲ−）（Ａ＋）かＩｉ：
Ｙ１期式の５進カウンタ（２）全、才た、第４〜第６Ｄ
−ＦＦ（Ｆ、）（Ｆｖ）（Ｆ６）が非同期式の８進カウ
ンタ（３）をそれぞれ構成し、この両者の縦続接続によ
って４０進カウンタが構成さねている。！た、第７第１
３ Ｄ −７，１・Ｆ （Ｆ７） （ＦＲ） ｎインバ
ータ（１）による反転クロックツくルスによって２段ラ
ッチを行ない、この２個のＦｌ・Ｆとナンドグー）（Ｎ
Ｇ）とによってアントゲ−ための ト（Ａ２）のゲート信号作成回路（４１を構成し、てい
る。
）（Ｆ２）（Ｆｓ）及びアントゲ−）（Ａ＋）かＩｉ：
Ｙ１期式の５進カウンタ（２）全、才た、第４〜第６Ｄ
−ＦＦ（Ｆ、）（Ｆｖ）（Ｆ６）が非同期式の８進カウ
ンタ（３）をそれぞれ構成し、この両者の縦続接続によ
って４０進カウンタが構成さねている。！た、第７第１
３ Ｄ −７，１・Ｆ （Ｆ７） （ＦＲ） ｎインバ
ータ（１）による反転クロックツくルスによって２段ラ
ッチを行ない、この２個のＦｌ・Ｆとナンドグー）（Ｎ
Ｇ）とによってアントゲ−ための ト（Ａ２）のゲート信号作成回路（４１を構成し、てい
る。
なお、第９ Ｄ −Ｆ Ｆ（Ｆ、）は、前述の４０進カ
ウンタからの分周出力をクロックパルスに同期して出力
端子（５）に導出するためのラッチ動作を行なうもので
ある。
ウンタからの分周出力をクロックパルスに同期して出力
端子（５）に導出するためのラッチ動作を行なうもので
ある。
第６図の実施例は以上のよう［構成されており、次にそ
の動作を第４図のタイムチャート’を参照して説明する
。
の動作を第４図のタイムチャート’を参照して説明する
。
ざて、今、入力晧子山ｉ７１人きれたクロックパルス（
第４図（ａ） ） ＶＣ対してアンドゲート（Ａ２）か
ら同図（１ンのクロックパルスが出力さ４る（この理由
で、第７第８Ｄ −Ｆ Ｆ （Ｆ、） （Ｆ’、）の各
Ｑ、出力にそれぞれ１０月ソ（ｆ）ｔｇ＋となる。その
結果、ナントゲート（ＮＧ）の出力は同図（１−ＩＪの
ようＫなり、このナントゲートの出力でアントゲ−）（
Ａ、）が開閉烙れる。
第４図（ａ） ） ＶＣ対してアンドゲート（Ａ２）か
ら同図（１ンのクロックパルスが出力さ４る（この理由
で、第７第８Ｄ −Ｆ Ｆ （Ｆ、） （Ｆ’、）の各
Ｑ、出力にそれぞれ１０月ソ（ｆ）ｔｇ＋となる。その
結果、ナントゲート（ＮＧ）の出力は同図（１−ＩＪの
ようＫなり、このナントゲートの出力でアントゲ−）（
Ａ、）が開閉烙れる。
従って、このアントゲニドから出力サワるクロックパル
スは、前述し念同図（１）のようになって、３９個出力
さねる毎に次の４０個目の１個が欠落したものとなる。
スは、前述し念同図（１）のようになって、３９個出力
さねる毎に次の４０個目の１個が欠落したものとなる。
そして、そのクロックパルスが４０進カウンタの前段部
をなす第１〜第３ Ｄ−ＦＦ（Ｆｌ）（Ｆ２）（−）に
入力されるから、このパルス（１）が４００個カランさ
れたとき、Ｒ口ち、元のクロックレベルになる。従って
、この出力（ｅ）を第７第８Ｄ−Ｆ Ｆ（Ｆ、） （７
１’、）を通し第９ Ｄ −Ｆ Ｆ（Ｆ、）において元
のクロックパルス（ａ）でラッチすれば、このり０ツク
パルス（ａ）のｉ分周出力（ｊ）を出力端子（５）に得
ることかできる訳である。
をなす第１〜第３ Ｄ−ＦＦ（Ｆｌ）（Ｆ２）（−）に
入力されるから、このパルス（１）が４００個カランさ
れたとき、Ｒ口ち、元のクロックレベルになる。従って
、この出力（ｅ）を第７第８Ｄ−Ｆ Ｆ（Ｆ、） （７
１’、）を通し第９ Ｄ −Ｆ Ｆ（Ｆ、）において元
のクロックパルス（ａ）でラッチすれば、このり０ツク
パルス（ａ）のｉ分周出力（ｊ）を出力端子（５）に得
ることかできる訳である。
ここで、Ｄ−ＦＦｉ段当りの遅延時間をＴとすると、上
記実施例の遅延時間は、同１期式５進カウンタ（２）で
のＴと非回期８進カウンタ（３）でのろＴの合計４Ｔと
なり、第１図の場合の６Ｔに比べて短くなる。
記実施例の遅延時間は、同１期式５進カウンタ（２）で
のＴと非回期８進カウンタ（３）でのろＴの合計４Ｔと
なり、第１図の場合の６Ｔに比べて短くなる。
なお、特に石分周回路の実施例について説明した力３、
例えば話分周の場合であれば、第３図の紀１〜＠３ Ｄ
−Ｆ Ｆ（Ｆ、）〜（Ｆ３）のクロックパルス（第４
１％１ｆａ） ）が６９個入力される毎に次の４０個目
から連続して６個欠落させたのち、再び上記クロックパ
ルスを入力すねばよい訳である。
例えば話分周の場合であれば、第３図の紀１〜＠３ Ｄ
−Ｆ Ｆ（Ｆ、）〜（Ｆ３）のクロックパルス（第４
１％１ｆａ） ）が６９個入力される毎に次の４０個目
から連続して６個欠落させたのち、再び上記クロックパ
ルスを入力すねばよい訳である。
（へ） 発明の効果
未発明に依わけ、大きな票数分周比の分周回路を遅延時
間を大幅に増大させることなく、素子数の少ない簡単な
構成で実現できる。
間を大幅に増大させることなく、素子数の少ない簡単な
構成で実現できる。
第１図及び第２図は従来ρ行ρ周（ロ）路の異なる二つ
の例をそｈぞれ示す回路図、第６図は本発明による分周
回路の一実施例ケ示す回路図、第４図はその各部の動作
タイムチャートである。 （２）・・・同期式５進カウンタ、（３）・・・非同期
式８進カウンタ、（４）・・ゲートイア１号作成回路。
の例をそｈぞれ示す回路図、第６図は本発明による分周
回路の一実施例ケ示す回路図、第４図はその各部の動作
タイムチャートである。 （２）・・・同期式５進カウンタ、（３）・・・非同期
式８進カウンタ、（４）・・ゲートイア１号作成回路。
Claims (2)
- （１）任意の素数をＮと（−で、入カバルスのに分周を
行なう回路であって、複数個の素数カウンタの縦続接続
によってＭ進（Ｍ＜Ｎ）カウンタを構欠落させて和び上
記カウンタに入力するようにしてなる分周回路。 - （２） 前記素数カウンタの少なくとも一つは同期式カ
ウンタであることを特徴とする特許請求の範囲第１項記
載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17452183A JPS6065626A (ja) | 1983-09-20 | 1983-09-20 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17452183A JPS6065626A (ja) | 1983-09-20 | 1983-09-20 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065626A true JPS6065626A (ja) | 1985-04-15 |
Family
ID=15979972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17452183A Pending JPS6065626A (ja) | 1983-09-20 | 1983-09-20 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065626A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549039A (en) * | 1978-10-05 | 1980-04-08 | Hitachi Denshi Ltd | Digital pulse divider |
-
1983
- 1983-09-20 JP JP17452183A patent/JPS6065626A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549039A (en) * | 1978-10-05 | 1980-04-08 | Hitachi Denshi Ltd | Digital pulse divider |
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