JPS606578B2 - 並直列バイナリ・デ−タ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はバィナリ・データ処理システムに関するもので
あり、更に具体的に言えば位相制御を用いた並直列変換
器に関するものでる。

本発明の目的は比較的低速の回路素子を使用して安価に
比較的高い割合でデータを処理するようにして、並列の
記憶されたバィナリ・データを直列データに変換するた
めの回路を提供することである。

本発明の他の目的はスイッチング障害を生じない高速デ
ータ率の処理回路を提供することである。

他の目的はデータ処理の間精密に同期を維持する所の高
速データ用のバィナリ・データ並直列変換器を提供する
ことである。

並直列バィナリ・データ変換器は、バィナリ・ビットを
データのバイトとして記憶しそれらを直列化して検出及
び以後の使用に供するためデー夕，レジスタと共に広く
使用されている。

データ記憶装置と直列化器出力との間で使用される回路
は、例えば電気回路部品の安定化時間（ｓｅｍｉｎｇｉ
ｍｅ）などの特性に起因してデータ処理率に関し固有の
制限を持つこと明らかである。従って、そのような問題
を緩和するための種々の方式が提案されてきた。実例を
挙げると、データ・ビットが交互の周期中にサンプルさ
れるようにした２相方式が試みられた。しかし２相万式
は、データがサンプルされる前に制御回路及びステアリ
ング回路を安定化するのに必要とされる回路遅延時間に
起因して、高いデータ率によって果される厳しいタイミ
ングの問題を克服することができない。３相方式にする
と、並列に記憶されたデータのバイト当り８ビットの取
扱いが複雑になる。

何故ならば８ビットと３相との間に直接的な倍数関係が
なく、かくて論理回路構成上問題が生じるからである。
４相方式を考えてみると、その方式は高いデータ率を取
扱うことが出来るけれども、必要とされる回路素子の量
が倍増し、そのためコストと維持の手間が増加すること
になる。

本発明によれば、複数位相の各副位相（ｓ地ｐｈａｓｅ
ｓ）を限定する所のクロツク・パルスによってサンプル
される複数位相計数器及びデータ。

ステアリング（ｓｔｅｅｒｉｎｇ）装置がデータを選択
する。第１図について説明すると、データ源１川まビッ
ト並列、半バイト直列の態様で半バイトのバィナリ情報
を供与する。

この情報は本発明の並直列変換器により、完全に直列化
された出力データの流れに変換される。半バイトのデー
タとは４ビットのバィナリ・データである。データ源１
川ま中央処理機でも、ディスク記憶装置でも、或はバィ
ナリ・データを記憶し或は発生しうる他の装置であって
もよい。本発明の説明の都合上、データ源１０が例えば
外部の制御装置（図示せず）から与れられる「開始」信
号１１又はクロック・リング１２からの「セットＡ」ク
ロツク信号でパルス駆動されたとき、そのデータ源１０
の出力に於て新たな半バイトの並列データが得られ、こ
のデータはデータ・レジスタ１４又はデータ・レジスタ
１６のどちらかえロードされるまで安定に維持されるも
のと仮定する。デ−夕・レジス夕１４又は１６は各々デ
ータ源１０からの１つの半バイト・データを並列に記憶
しうるラッチ回路から成る。

データ・レジスタ１４は制御論理１８からの「ロード０
一３」信号を感知したとき新たなデータでロードされる
。データ・レジスタ１６は制御論理１８からの「ロード
４−７」信号を感知したとき新たなデータでロードされ
る。制御論理１８はクロック情報即ちクロック・リング
１２からの「セットＣ」と、計数器２０からのステアリ
ング情報「ＣＤレジスタ。ビット４」と、「開始」信号
１１とを用いて「ロード０−３」信号及び「ロード４−
７Ｊ信号を発生する。これらの信号はデータ・レジスタ
ー４及び１６を交互にロ−ドさせるように時間調整され
ている。データ・レジスター４又は１６の１方のローデ
ングは、他方のデータ・レジスタに記憶されたデータが
並直列変換のために安定状態に保たれている間に達成さ
れる。「開始」信号は、制御論理１８が「ロード０一３
」信号を発生するように仕向けることにより、直列化処
理の実際の開始に先立ってデータ・レジス夕１４がデー
タ源１０からの最初の半バイトのデータでロードされる
ようにする。第１図及び３図を参照して詳述すると、本
発明の並直列変換器はクロック・リング１２を含み、そ
のリングは外部の源（図示せず）から原始（ｒａｗ）ク
ロック信号１３を受取る。

原始クロック信号はそれが交番する毎に１つのビットが
直列化されるようにデータ・ビットの直列化の割合を制
御する。原始クロック信号は本発明が適用される特殊な
システムの要請に応じて規則的に又は不規則に交番して
もよい。しかし第３図では各交番がほぼ均等な持続時間
を持つものとして示される。クロック・リング１２は基
本的には２群の出力タイミング信号を有する形式のリン
グ回路である。

第１の群は「サンプル」出力と呼ばれる４つの出力でサ
ンプルＡ」、「サンプルＢ」、「サンプルＣ」及び「サ
ンプルＤ」）を供与する。これら原始クロック信号の交
番が検出される度毎に循環的にＡ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ
、・・・・・・・・・・・・の如く一度に１つ「ＯＮ」
に転じるようにされる。クロック・リングの各サンプル
出力が「ＯＮ」に転じるとき、新たなサンプル電流はそ
の前のサンプル出力が直ちに「ＯＦＦ」に転じるように
強制する。しかし「ＯＮ」サンプル・パルス相互間には
僅かな時間的重複が見られる。第２の群は「セットＡ」
及び「セットＣ」と呼ばれる２つの出力を持つ。

「セットＡ」は「サンプルＤ」が「ＯＦＦ」に転じた後
でのみ「ＯＮ」に転じ、「サンプルＡ」が「ＯＦＦ」に
転じるのとほぼ同時刻に「ＯＦＦ」に転じる。しかしど
のような場合でも「サンプルＣ」が「ＯＮ」に転じるよ
り可成り前に「ＯＦＦ」に転じる。「セットＣ」は２位
相だけずれている点を除いて「セットＡ」と同じタイミ
ングを持つ。計数器２０１ま閉ループ状に結合されたＡ
Ｂレジスタ２２と、ＣＤレジスタ２４と、糟分回路２６
とを含む。

並列バィナリ計数情報はＡＢレジスタ２２とＣＤレジス
タ２４が夫々「セットＣ」パルス及び「セットＡ」パル
スにより交互に再ロードされることによりループ中を循
環する。増分回路２６は、ＡＢレジスタ２２がロードさ
れる度毎に計数のバィナリ値を４だけ増分するためのも
のである。第１図には４ビットの並列バィナリ計数だけ
が示されている。

クロック・リングは直列化処理中に実際に値０、１、２
、及び３を計数するので、計数器が重み１及び２のバィ
ナリ・ビットを発生する必要はない。かくて計数器によ
って発生される最低桁ビットはバィナリ４に重みづけさ
れる。バィナリ４よりも大きい並列計数ビットは第１図
に図示された基本的システムとは無関係であるが、大幅
に複雑化した同型式のシステムで必要とされることがあ
りうる。ステアリング回路網２８，３０，３２，３４は
直列化処理のため使用される所の４個の機能的に類似し
たステアリング回路網である。

位相Ａデータ及び位相Ｂデータのステアリング回路網２
８及び３０は計数器２０のＡＢレジスタ２２によって制
御される。位相Ｃデータ及び位相Ｄデータのステアリン
グ回路網３２及び３４は計数器２０のＣＤレジスタ２４
によって制御される。位相Ａ、Ｂ、Ｃ、Ｄは副位相と考
えてもよい。この構成により、さもなくば必要とされる
動作速度を得るのに必要とされるよりも低い計数器動作
を可能にし且つ少数の計数器レジスタしか必要とされな
い。代表的なステアリング回路網の構成が第２図に示さ
れる。第２図に示されたＡ位相ステアリング回路網２８
はデータ・レジスタ１４及び１６から夫々ビット０デー
タ及びビット４データを受取る。ＡＢレジスタ２２は各
半バイト・サイクルで極性を反転する所のバィナリ重み
づけされた４ビットを供給する。その４ビット信号が負
のとき、ィンバータ３８が正の（即ち高い）信号をＡＮ
Ｄゲート４０へ送る。データ・ビット０がゲート４０を
通って論理ＯＲ回路４４へ送られて、サンプル兼挿間回
路３６へ出力信号を供与する。約束に従って、若しもデ
ータ・ビット０がバィナリ１の値を持つならば、データ
・パルスが回路３６に出される。他方若しもデータ・ビ
ット０がバィナリＯの値を持つならば、これはステアリ
ング回路網２８及びサンプル回路３６の出力にパルスが
出ないことによって表示される。ＡＢレジスタ２２から
のバィナリ重みづけされた４ビットの極性が正であると
きの半バイト・サイクル中、ＡＮＤゲート４２が開かれ
て半バイト・データ・レジスタ１６からのデータ・ビッ
ト４が通過することを許容する。同様にデータ・ビット
４のバイナリ値はＯＲゲート４４の出力に現われて、回
路３６による以後のサンプリング兼直列挿間に供される
。ステアリング回路網３０，３２及び３４は回路網２８
と同様に動作する。

しかしステアリング回路網３川ま位相Ｂ時刻中にデータ
・レジスタ１４及び１６からのデータ・ビット１及び５
を夫々処理する。ステアリング回路絹３２はデータ・ビ
ット２及び６を処理し、ステアリング回路網３４はデー
タ・ビット３及び７を受取る。回路網３２及び３４は夫
々位相Ｃ時刻及びＤ時刻中にＣＤレジスタ２４からバイ
ナリ重みづけされた４ビットを受取る。第２図に示され
た回路網への入力信号は位相Ａデータをステアする所の
ステアリング回路網のために必要とされるものである。

４つのデータ・ステアリング回路網の各々はデータ・レ
ジスタ１４及び１６からの２つのデータ・ビットのうち
の１方を選択することが出来る。

選択されるビットは、ＡＢレジスタ２２又はＣＤレジス
タ２４に現在記憶されている計数値によって決定される
（それらは位相Ａ又は位相Ｂの最中に直列化されるべき
ものであること第３図に示された通りである）。ＣＤレ
ジスタ２４は次の位相Ｃ時刻又は位相Ｄ時刻中に直列的
に処理されるべきデータを選択するため同様に使用され
る。ＡＢレジスタ２２及びＣＤレジスタ２４は相互に位
相９０ｏずれ状態（ｉｎｐｈａｓｅｑ雌ｄｒａｔｕｒｅ
）で動作する。しかし各レジスタは、若しもここで説明
されたシステムのデータ率と同じデータ率で処理される
ならば２位相システムで必要とされたであろう率の半分
で状態を変える。これらのレジスタ中の計数値はクロッ
ク・リングの４位相回転毎に１度変わる。第２図に示さ
れたようにデータ・レジスタのビット０位置に記憶され
たデータ・ビットはＡＢレジスタ４ビットが「ＯＦＦ」
のときステアリング回路網２８によって選択され、ＡＢ
レジスタ４ビットが「ＯＮ」のときはデータ・レジスタ
のビット４位置に記憶されたデータ・ビットが選択され
る。

データ・ステアリング回路網によって選択された４デー
タ・ビットは位相Ａデータ、位相Ｂデータ、位相Ｃデ−
夕、位相Ｄデータと呼ばれる。ステアリング回路網の出
力は適当なクロック・パルスによってサンプルされ（即
ち位相Ａデータをサンプルするには「サンプルＡ」使用
される）、４つのデータ流れが挿間されて直列のデータ
流れを形成する。サンプル兼挿間回路３６は第４図に示
される。

隣接パルスのためのサンプリング・パルスは前述の通り
時間に関して僅かに重複するように設計されているので
、直列出力データ流れにスイッチング障害が生じること
はない。ステアリング回路網２８及び３０の出力に於け
るＡ位相データ及びＢ位相データは相互に時間的に並列
関係にあることに注意されたい。同様にステアリング回
路網３２及び３４の出力に於てＣ位相デ−夕及びＤ位相
データは相互に並列関係にある。しかし２つの並列群の
データ（Ａ位相・Ｂ位相）と（Ｃ位相・Ｄ位相）は２位
相９００ずれの関係にある。サンプル兼挿間回路３６は
前述のように２ビット並列、直列２位相態様でステアリ
ング回路絹２８，３０，３２，３４からの位相データＡ
，Ｂ，Ｃ及びＤを受取る。

第４図に示されたように位相データＡ，Ｂ，Ｃ，Ｄは夫
々ＡＮＤゲート４６，４８，５０，５２へ供給される。
クロック・リング１２からのクロツク・サンプル・パル
スＡ，Ｂ，Ｃ，ＤがＡＮＤゲート４６乃至５２へ循環的
に供給されて、ゲート４６乃至５２の入力に現われるデ
ータを直列的に通過せしめる。その直列データは論理Ｏ
Ｒ５４へ送られてそこで直列データ・ビットが挿間され
る。論理ＯＲＲ５４の出力に出る直列データは以後の利
用に供される。本発明の理解を容易化するため、第３図
を参照して実例により説明する。今、第１図のデータ源
１０中にビット並列の１１０１なる第１の半バイトのデ
ータ、及びビット並列の０１１１なる第２の半バイトの
データがあるものと想定する。「開始」信号１１により
、第１の半バイトは「ロード０−３」信号でレジスタ１
４へＬ第２の半バイトは「ロード４一７」信号でレジス
タ１６へ、夫々ロードされる。Ａ位相ステアリング回路
網２８はしジス夕１４の第０位置データ（実例では１）
及びレジスタ１６の第４位置データ（実例では０）を受
取ることができるが、第２図の詳細回路が示すようにＡ
Ｂレジスタ２２の出力が０レベルのときＡＮＤゲ−ト４
０のみがＯＮになり、ビット０位置のみの出力（１）を
ＯＲゲート４４経由でサンプル兼挿間回路３６へ送る。
Ｂ位相ステアリング回路網３０は、同じＡＢレジスタ２
２の０レベル出力を受取るので、レジスター４の第１位
置データ（実例では１）及びレジスタ１６の第５位置デ
ータ（実例では１）のうち前者のみをサンプル兼挿間回
路３６へ送る。ここで、ステアリング回路網２８及び３
０の位相Ａデータ（第０位置データ、実例では１）及び
位相Ｂデータ（第４位相データ、実施では１）は並列状
にサンプル兼挿間回路３６へ供給されるが、この並列状
の位相Ａデータ及び位相Ｂデータはサンプル兼挿間回路
３６に供給されるサンプルＡ信号及びサンプルＢ信号に
より分離されて直列化されることに注意（第４図参照）
。同様に、Ｃ位相ステアリング回路網３２はしジスタ１
４の第２位置データ（実例では０）及びレジスター６の
第６位置データ（実例では１）を受取ることができるが
、ＣＤレジスタ２４の０レベル出力の制御の下で前者の
みをサンプル兼挿間回路３６へ送る。Ｄ位相ステアリン
グ回路網３４はしジスタ１４の第３位置データ（実例で
は１）及びレジスタ１６の第７位置データ（実例では１
）を受取って前者のみをサンプル兼挿間回路３６へ送る
。ここで、Ｃ位相の第２位置データ（実例では０）及び
Ｄ位相の第３位置データ（実例では１）は並列状にサン
プル兼挿間回路３６に供給されるが、サンプルＣ信号及
びサンプルＤ信号により分離されて直列化されることに
注意されたい（第４図）。かくてレジスター４中の第１
の半バイトを構成した並列ビット１１０１は、第３図の
最下段に示す直列出力１１０１の形に変換される。

第３図の第１の半バイトの処理に際して、位相Ａデータ
及び位相Ｂデータの処理中、即ちＡＢレジスタの出力が
０レベルにある間は位相Ｃデータ及び位相Ｄデータは無
視され、これと反対に位相Ｃデータ及び位相Ｄデータの
処理中、即ちＣＤレジスタの出力が０レベルにある間は
位相Ａデータ及び位相Ｂデー外ま無視される（このこと
を同図中に斜線で示す）ので、無視されている期間中の
信号遷移は出力に影響を与えない。このため比較的低速
の回路素子を使用してもスイッチング障害を生じること
がなく、且つ同期の維持が比較的容易になる。並列記憶
された半バイト・データに対してタイミング制御レジス
タを、そしてデータを直列化するため位相制御を用意し
たことにより、簡単化され比較的安価な並直列変換器が
実現されうる。

【図面の簡単な説明】

第１図は本発明に従う並直列変換器の系統図、第２図は
本発明で使用されるステアリング回路網の系統図、第３
図は処理された信号の位相関係を図解した一連のタイミ
ング波形を示す図、第４図は本発明の実施例で使用する
サンプリング兼挿間回路の系統図である。 １０……データ源、１２……クロック・リング、１４，
１６……データ・レジスタ、１８……制御論理、２２・
・・…ＡＢレジスタ、２４・…・・ＣＤレジスタ、２８
，３０，３２，３４……ステアリング回路網、３６・・
・・・・サンプリング兼挿間回路。 ＦＩＧ．ＩＦＩＧ．２ ＦＩＧ，３ ＦＩＧ．４

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２の並列バイナリ・データ・ビツト群を
   夫々記憶するための第１及び第２のデータ・レジスタ１
   ４，１５と、上記データ・レジスタから受取るデータ・
   ビツトを選択的に通過させるため上記データ・レジスタ
   へ結合された複数のステアリング回路２８，３０，３２
   ，３４と、異ったデータ・ビツトに対して割当てられた
   少くとも２組の位相期間中に上記選択されたデータ・ビ
   ツトが上記ステアリング回路の出力へ送られるように上
   記ステアリング回路へ（少くとも２組の）位相信号を供
   給するための計数器２０と、上記計数器によって発生さ
   れる上記位相信号のタイミングを制御するため上記計数
   器へクロツク・パルスを供給するためのクロツク・リン
   グ１２と、上記ステアリング回路からデータ・ビツトを
   受取って、上記クロツク・リングからのサンプル・タイ
   ミング・パルス（サンプルＡ、サンプルＢ、サンプルＣ
   、サンプルＤ）でサンプルすることによりタイミング付
   けられた直列出力を与えるサンプル回路３６と、を含む
   並直列バイナリ・データ変換器。 ２ 上記データ・ビツト群は上記データ・レジスタの各
   々に記憶された半バイトのデータである特許請求の範囲
   第１項記載の並直列バイナリ・データ変換器。