JPS6066435A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
- Publication number
- JPS6066435A JPS6066435A JP58175320A JP17532083A JPS6066435A JP S6066435 A JPS6066435 A JP S6066435A JP 58175320 A JP58175320 A JP 58175320A JP 17532083 A JP17532083 A JP 17532083A JP S6066435 A JPS6066435 A JP S6066435A
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- JP
- Japan
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- film
- etched
- thin
- section
- substrate
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- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表面に凹凸のある基板に薄膜を気相化゛学蒸着
（ＣＶＤ ）法で形成する方法に関する。
（ＣＶＤ ）法で形成する方法に関する。
従来例の構成とその問題点
半導体装置、特にＬＳＩが高密度化されると製造工程に
おいては半導体基板表面に微細なパターンを形成する必
要がある。しかるに表面の凹凸が大きい半導体基板表面
に微細なパターンを形成する際に、写真蝕刻法で微細な
ホトレジストパターンを形成するのが困難であり、さら
にホトレジストパターンをマスクにして半導体や金属の
薄膜を選択的にエツチングするのも困難となる０特に半
導体基板に幅の狭いすき間やくびれがある場合には特に
困難である。
おいては半導体基板表面に微細なパターンを形成する必
要がある。しかるに表面の凹凸が大きい半導体基板表面
に微細なパターンを形成する際に、写真蝕刻法で微細な
ホトレジストパターンを形成するのが困難であり、さら
にホトレジストパターンをマスクにして半導体や金属の
薄膜を選択的にエツチングするのも困難となる０特に半
導体基板に幅の狭いすき間やくびれがある場合には特に
困難である。
第１図にＳｔ グ、−） ＭＯＳ ＬＳ Ｉ の製造工
程における部分断面図を示し、３はゲー） Ｓ １０２
膜、４はゲート電極、６は層間絶縁膜、 はＡＦ、電極
配線である。
程における部分断面図を示し、３はゲー） Ｓ １０２
膜、４はゲート電極、６は層間絶縁膜、 はＡＦ、電極
配線である。
フィールド酸化膜２、ゲート酸化膜３、多結晶Ｓｔ よ
りなるゲート電極４を形成し低加速電圧でイオン注入す
るためにソース、ドレイン領域のＳ ｘ Ｏ２膜を工・
、チングした後反対４電型不純物イオンを注入してソー
ス、ドレイン６を形成すｄ第１図ａ）。この時ゲート電
＠４端部下の酸化膜が横方向にもエツチングされ庇状に
なる（アンダーカット部６が形成される）。
りなるゲート電極４を形成し低加速電圧でイオン注入す
るためにソース、ドレイン領域のＳ ｘ Ｏ２膜を工・
、チングした後反対４電型不純物イオンを注入してソー
ス、ドレイン６を形成すｄ第１図ａ）。この時ゲート電
＠４端部下の酸化膜が横方向にもエツチングされ庇状に
なる（アンダーカット部６が形成される）。
次に層間絶縁膜であるＳ １０２膜７をＣＶＤ法で形成
（ＣＶ Ｄ Ｓ １０２膜と呼ぶ）すると、ゲート電＄
ｉ４＠部上のＣＶ Ｄ Ｓ １０２膜７汀カバレツジか
悪く、くびれ７ｏを生じる（第１図ｂ）。次にＡｊｌｔ
薄膜を形成し写真蝕刻法により形成したホトレジストを
マスクにしてへ２薄膜を方向性エツチング法である反応
性イオンエツチング（ＲＩＥ）法でエツチングするとき
ホトレジストが十分露光されないために残ったり、ＲＩ
Ｅ法が方向性エツチングであるためにカバレッジが悪い
ゲート電極４端部のＱ Ｖ Ｄ Ｓ １０２／＋莫のく
びれｙ ｏ Ｋ Ａ ｐ、 ＞１９１１１ａ！ ８の一
部８Ａがエツチングされずに残ってし寸う。このように
して残ったＡｌ２８ＡはＡＱ配線間の短絡の原因となる
。
（ＣＶ Ｄ Ｓ １０２膜と呼ぶ）すると、ゲート電＄
ｉ４＠部上のＣＶ Ｄ Ｓ １０２膜７汀カバレツジか
悪く、くびれ７ｏを生じる（第１図ｂ）。次にＡｊｌｔ
薄膜を形成し写真蝕刻法により形成したホトレジストを
マスクにしてへ２薄膜を方向性エツチング法である反応
性イオンエツチング（ＲＩＥ）法でエツチングするとき
ホトレジストが十分露光されないために残ったり、ＲＩ
Ｅ法が方向性エツチングであるためにカバレッジが悪い
ゲート電極４端部のＱ Ｖ Ｄ Ｓ １０２／＋莫のく
びれｙ ｏ Ｋ Ａ ｐ、 ＞１９１１１ａ！ ８の一
部８Ａがエツチングされずに残ってし寸う。このように
して残ったＡｌ２８ＡはＡＱ配線間の短絡の原因となる
。
このように、基板表面にアンダーカット部が形成されて
いると従来のＣＶＤ法で形成した５膜０２膜等薄膜のカ
バレッジが悪くなるために陵に続くパターン形成を困難
にし、微細パターンを有するＬＳＩの製造歩留りを下げ
る大きな原”因となっていた。
いると従来のＣＶＤ法で形成した５膜０２膜等薄膜のカ
バレッジが悪くなるために陵に続くパターン形成を困難
にし、微細パターンを有するＬＳＩの製造歩留りを下げ
る大きな原”因となっていた。
発明の目的
本発明の目的はアンダーカット部など狭い凹部を有する
基板表面にもカバレッジのよい薄膜を形成する方法を提
供することである。
基板表面にもカバレッジのよい薄膜を形成する方法を提
供することである。
発明の構成
本発明の製造方法は、表面にアンダーカット部や細いす
き間などを有する半導体等の基板に８１０２膜等の薄膜
を形成した後、この薄膜を方向性エツチング法で表面か
ら所定の厚さだけをエツチングする工程を複数回くり返
した後、さらに所望の厚さの薄膜を形成することを特徴
とする。すなわち、本発明は従来方法の欠点であった方
向性エツチング法ではアンダーカット部や細いすき間は
エツチングが不足になるという現象を積極的に使用して
、アンダーカット部や細すき間に形成された薄膜を、広
い又は平坦な領域のそれよりも厚くしようとするもので
ある。
き間などを有する半導体等の基板に８１０２膜等の薄膜
を形成した後、この薄膜を方向性エツチング法で表面か
ら所定の厚さだけをエツチングする工程を複数回くり返
した後、さらに所望の厚さの薄膜を形成することを特徴
とする。すなわち、本発明は従来方法の欠点であった方
向性エツチング法ではアンダーカット部や細いすき間は
エツチングが不足になるという現象を積極的に使用して
、アンダーカット部や細すき間に形成された薄膜を、広
い又は平坦な領域のそれよりも厚くしようとするもので
ある。
実施例の説明
第２図はＳｉ ゲー）ＭＯ３ＬＳＩ製造工程においてソ
ース、ドレイン形成後のＭＯ３Ｆ’ＥＴ部の部分工程断
面図である。
ース、ドレイン形成後のＭＯ３Ｆ’ＥＴ部の部分工程断
面図である。
比抵抗１０Ω・ａのＰ形Ｓｉ基板１０表面にフィールド
酸化膜２、ゲート酸化膜３を形成し、多結晶Ｎｉ より
なるゲート電極４を形成した後ンース、ドレイン領域の
酸化膜を除去してから４０ＫＶの加速電圧で加速した八
８ イオンを注入し、ソース、ドレイン６を形成する（
第２図ａ）。ゲート電極４端部下にはアンダーカット部
６が形成されている。
酸化膜２、ゲート酸化膜３を形成し、多結晶Ｎｉ より
なるゲート電極４を形成した後ンース、ドレイン領域の
酸化膜を除去してから４０ＫＶの加速電圧で加速した八
８ イオンを注入し、ソース、ドレイン６を形成する（
第２図ａ）。ゲート電極４端部下にはアンダーカット部
６が形成されている。
このＳｉ基板１表面にＣＶＤ法で平坦な部分の厚さが約
０．１ μｍ ノＣＶ Ｄ Ｓｌ ０２１ＦＪ ９１を
形成する（第２図ｂ）。この時の膜形成メバ常圧（１気
旧でかつ４６０℃前後の低温でｂ Ｉ Ｈ４ガスと０２
ガスの反応により行われる場合（低温常圧ＣＶＤ法）に
は、アンダーカット部６に形成さＪＬるＣ Ｖ Ｄ Ｓ
ｉ０２膜は薄くなり、０．０５μｍ しか形成されな
いこともある。一方膜形成が８００’Ｃ程度の高温でＳ
ｉＨ２Ｃｆｌ ２ カスとＮ２０ ガスを反応させた
り（高温常圧ＣＶＤ法）、数ｍｂ程度に減圧した容器内
で同様の反応ガスを反応させて（減圧ＣＶＤ法）ＣＶ
Ｄ Ｓ １０２膜を形成する場合にはアンダーカット部
６にも平坦部に近い厚さの膜を形成することができる。
０．１ μｍ ノＣＶ Ｄ Ｓｌ ０２１ＦＪ ９１を
形成する（第２図ｂ）。この時の膜形成メバ常圧（１気
旧でかつ４６０℃前後の低温でｂ Ｉ Ｈ４ガスと０２
ガスの反応により行われる場合（低温常圧ＣＶＤ法）に
は、アンダーカット部６に形成さＪＬるＣ Ｖ Ｄ Ｓ
ｉ０２膜は薄くなり、０．０５μｍ しか形成されな
いこともある。一方膜形成が８００’Ｃ程度の高温でＳ
ｉＨ２Ｃｆｌ ２ カスとＮ２０ ガスを反応させた
り（高温常圧ＣＶＤ法）、数ｍｂ程度に減圧した容器内
で同様の反応ガスを反応させて（減圧ＣＶＤ法）ＣＶ
Ｄ Ｓ １０２膜を形成する場合にはアンダーカット部
６にも平坦部に近い厚さの膜を形成することができる。
次に、平行に配置された平板電極間にｓｉ基板を置＜Ｒ
ＩＥ法のような矢印に示す方向性上ツチング法テＣＶ
Ｄ Ｓ ｚ ０２膜９１を平坦部が約０．０８７膜ｍエ
ツチングされる時間だけエツチングする（第２図Ｃ）。
ＩＥ法のような矢印に示す方向性上ツチング法テＣＶ
Ｄ Ｓ ｚ ０２膜９１を平坦部が約０．０８７膜ｍエ
ツチングされる時間だけエツチングする（第２図Ｃ）。
このエツチングにより平坦部は容易にエツチングされる
が、ゲート電極４端部下のアンダーカット部６に形成さ
れているＣ Ｖ Ｄ Ｓ １０２膜はゲート電極４のか
げになるために殆んどエツチングされることがない。
が、ゲート電極４端部下のアンダーカット部６に形成さ
れているＣ Ｖ Ｄ Ｓ １０２膜はゲート電極４のか
げになるために殆んどエツチングされることがない。
次に再度厚す０．１１ｔｍ （Ｄ ＣＶ Ｄ Ｓ １ｏ
２）ｌｊＪ ９２ ｆ形成しＲＩＥ法などの方向性エツ
チング法で０．０８μｍノ１ だけエツチングする（第
２図ｄ）と、アンダーカット部６には２図のＣＶＤ法で
形成された膜厚０．１ μｎｔ ｔ７） ＣＶ Ｄ Ｓ
ｉ Ｏ２膜９が形成されアンダーカット部６を埋める
ことができる。寸だアンダーカット部６が埋められない
場合にはさらにＣＶ Ｄ Ｓ １０２膜を形成し方向性
エツチング法でエツチングするという工程をくシ返す。
２）ｌｊＪ ９２ ｆ形成しＲＩＥ法などの方向性エツ
チング法で０．０８μｍノ１ だけエツチングする（第
２図ｄ）と、アンダーカット部６には２図のＣＶＤ法で
形成された膜厚０．１ μｎｔ ｔ７） ＣＶ Ｄ Ｓ
ｉ Ｏ２膜９が形成されアンダーカット部６を埋める
ことができる。寸だアンダーカット部６が埋められない
場合にはさらにＣＶ Ｄ Ｓ １０２膜を形成し方向性
エツチング法でエツチングするという工程をくシ返す。
その後は所望の厚さ、例えば０．３７ｚη２ の厚さの
ＣＶ Ｄ Ｓ ｉ０２膜１ｏを形成するとアンダーカッ
ト部６が埋められているためゲート電極４端部でもＣＶ
Ｄ Ｓ １０２膜６のカバレッジが良くなる（第２図
ｅ）。
ＣＶ Ｄ Ｓ ｉ０２膜１ｏを形成するとアンダーカッ
ト部６が埋められているためゲート電極４端部でもＣＶ
Ｄ Ｓ １０２膜６のカバレッジが良くなる（第２図
ｅ）。
そして熱処理を施しだ後人２配線８を形成すると（第２
図ｆ）、エツチング残シのない微細なへ！配線８を形成
することができる。
図ｆ）、エツチング残シのない微細なへ！配線８を形成
することができる。
上記の本実施例でＣＶ Ｄ Ｓ ｚ ０２膜を形成する
方法としてはアンダーカット部６にも十分に形成できる
前述の高温常圧ＣＶＤ法や減圧ＣＶＤ法が望ましいが、
アンダーカット部６のＣＶ Ｄ Ｓ ｉ０２ 膜厚が平
坦部に比べて薄くなる低温常圧ＣＶＤ法でも同様の効果
を得ることかできる。
方法としてはアンダーカット部６にも十分に形成できる
前述の高温常圧ＣＶＤ法や減圧ＣＶＤ法が望ましいが、
アンダーカット部６のＣＶ Ｄ Ｓ ｉ０２ 膜厚が平
坦部に比べて薄くなる低温常圧ＣＶＤ法でも同様の効果
を得ることかできる。
またＣＶＤ法として反応ガスであるＳ Ｉ Ｈ４ガスや
Ｎ２０ガスをプラズマで励起し反応を起させるプラズマ
ＣＶＤ法を選んでも良く、との」弱含には平行に対向し
て配置された平板電極間にＳｉ基板を置き、反応ガスを
導入して平板電極に高周波電力、を供給するが、同一の
装置で反応ガスを０３Ｆ８等のエツチングガスに変える
ことで同一装置内で続いてエツチング（ＲＩＥ）を行な
うこともできる。
Ｎ２０ガスをプラズマで励起し反応を起させるプラズマ
ＣＶＤ法を選んでも良く、との」弱含には平行に対向し
て配置された平板電極間にＳｉ基板を置き、反応ガスを
導入して平板電極に高周波電力、を供給するが、同一の
装置で反応ガスを０３Ｆ８等のエツチングガスに変える
ことで同一装置内で続いてエツチング（ＲＩＥ）を行な
うこともできる。
今まではゲート電極端部下にアンダーカット部が形成さ
れている場合について述べたが、これに限らずたとえば
ゲート電極として多結晶Ｓｉ にモリブデンシリサイド
など高融点金属シリケイトを重ねて（ポリサイド）用い
る場合にもエツチングによるゲー：・パターン形成時に
下層の多結晶Ｓｔのエツチング速度の方が大のためアン
ダーカット部が形成される。このようにエツチング速度
の異なる多層膜をエツチングすることによってできるア
ンダーカット部が問題になることが多いがこれも本発明
の製造方法により解決することができる。
れている場合について述べたが、これに限らずたとえば
ゲート電極として多結晶Ｓｉ にモリブデンシリサイド
など高融点金属シリケイトを重ねて（ポリサイド）用い
る場合にもエツチングによるゲー：・パターン形成時に
下層の多結晶Ｓｔのエツチング速度の方が大のためアン
ダーカット部が形成される。このようにエツチング速度
の異なる多層膜をエツチングすることによってできるア
ンダーカット部が問題になることが多いがこれも本発明
の製造方法により解決することができる。
ッジの良いＣＶＤ膜を形成することができ、その上の微
細パターン形成を容易にすることができる。
細パターン形成を容易にすることができる。
第１図ａ〜Ｃは従来のＭＯ８ＬｓＩの製造方法の部分工
程断面図、第２図はａ −ｆは本発明の一実施例のＭＯ
８ＬＳＩの製造方法の部分工程断面図である。
程断面図、第２図はａ −ｆは本発明の一実施例のＭＯ
８ＬＳＩの製造方法の部分工程断面図である。
Claims (1)
- 表面に凹凸のあるパターンが形成された基板に、薄膜を
形成し、方向性エツチング法で平坦部の前記ん膜の一部
ちるいは全てをエツチングする工程を複数回くり返しだ
後、所望の厚さの薄膜を形成することを特徴とする薄膜
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175320A JPS6066435A (ja) | 1983-09-22 | 1983-09-22 | 薄膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175320A JPS6066435A (ja) | 1983-09-22 | 1983-09-22 | 薄膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066435A true JPS6066435A (ja) | 1985-04-16 |
Family
ID=15994020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175320A Pending JPS6066435A (ja) | 1983-09-22 | 1983-09-22 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066435A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635570A (ja) * | 1986-06-25 | 1988-01-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリとその製造方法 |
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JP2007243046A (ja) * | 2006-03-10 | 2007-09-20 | Disco Abrasive Syst Ltd | 研削装置 |
| JP2008012639A (ja) * | 2006-07-07 | 2008-01-24 | Naberu:Kk | 蛇腹 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143845A (en) * | 1981-02-27 | 1982-09-06 | Fujitsu Ltd | Formation of multi-layer wiring composition |
-
1983
- 1983-09-22 JP JP58175320A patent/JPS6066435A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143845A (en) * | 1981-02-27 | 1982-09-06 | Fujitsu Ltd | Formation of multi-layer wiring composition |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635570A (ja) * | 1986-06-25 | 1988-01-11 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリとその製造方法 |
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JP2007243046A (ja) * | 2006-03-10 | 2007-09-20 | Disco Abrasive Syst Ltd | 研削装置 |
| JP2008012639A (ja) * | 2006-07-07 | 2008-01-24 | Naberu:Kk | 蛇腹 |
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