JPS635570A - 半導体不揮発性メモリとその製造方法 - Google Patents
半導体不揮発性メモリとその製造方法Info
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- JPS635570A JPS635570A JP14864986A JP14864986A JPS635570A JP S635570 A JPS635570 A JP S635570A JP 14864986 A JP14864986 A JP 14864986A JP 14864986 A JP14864986 A JP 14864986A JP S635570 A JPS635570 A JP S635570A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
この発明は、コンピューターなどの電子ｌｌ器に用ｐｙ
られる半導体不揮発性メモリに関する。
られる半導体不揮発性メモリに関する。
この発明は、浮遊ゲート電極と制御ゲート電極とからな
る２層ゲート構造の半導体不揮発性メモリにおいて、２
層ゲート構造形成後高温ＣＶＤ膜で全面形成することに
より高集積化に容易な信転性の高い半導体不揮発性メモ
リを与え′るものである。
る２層ゲート構造の半導体不揮発性メモリにおいて、２
層ゲート構造形成後高温ＣＶＤ膜で全面形成することに
より高集積化に容易な信転性の高い半導体不揮発性メモ
リを与え′るものである。
従来、第２図に示すように、ソース・ドレイン領域間の
チャネル領域上にゲート絶縁膜４を介して浮遊ゲート電
極５及び制御ゲート電極７を積層にした構造の半導体不
揮発性メモリにおいて、浮遊ゲート電極５の端部から制
御ゲート電極７への連発電流を防ぐために、制御ゲート
電極７を形成した後に全面に高品質な熱酸化膜１０を１
０００℃以上で形成し、さらに全面に眉間絶縁膜（例え
ばＰＳＧ膜）９を形成した構造になっている。
チャネル領域上にゲート絶縁膜４を介して浮遊ゲート電
極５及び制御ゲート電極７を積層にした構造の半導体不
揮発性メモリにおいて、浮遊ゲート電極５の端部から制
御ゲート電極７への連発電流を防ぐために、制御ゲート
電極７を形成した後に全面に高品質な熱酸化膜１０を１
０００℃以上で形成し、さらに全面に眉間絶縁膜（例え
ばＰＳＧ膜）９を形成した構造になっている。
しかし、従来の半導体不揮発性メモリは、制御ゲート電
極７の形成後熱酸化膜１０を形成するために、両ゲート
電極が酸化される結果、浮遊ゲート電極５及び制御ゲー
ト電極７の形状が熱酸化後変形してしまうために、微細
化パターンの形成が困難である。またソース・ドレイン
領域も熱酸化温度が１０００℃以上と高いと、熱拡散に
よってソース・ドレイン領域が大きくなってしまい高集
積化に適した半導体不揮発性メモリではなかった。
極７の形成後熱酸化膜１０を形成するために、両ゲート
電極が酸化される結果、浮遊ゲート電極５及び制御ゲー
ト電極７の形状が熱酸化後変形してしまうために、微細
化パターンの形成が困難である。またソース・ドレイン
領域も熱酸化温度が１０００℃以上と高いと、熱拡散に
よってソース・ドレイン領域が大きくなってしまい高集
積化に適した半導体不揮発性メモリではなかった。
そこで、この発明は、従来のこのような欠点を解決する
ためゲート電極及びソース・ドレイン領域が変形しない
ような半導体不揮発性メモリを得ることを目的とした。
ためゲート電極及びソース・ドレイン領域が変形しない
ような半導体不揮発性メモリを得ることを目的とした。
上記問題点を解決するために、この発明は、制御ゲート
電極形成後、高品質な高温ＣＶＤ膜を全面形成すること
により高集積化に適した信鯨性の高い半導体不揮発性メ
モリを可能にした。
電極形成後、高品質な高温ＣＶＤ膜を全面形成すること
により高集積化に適した信鯨性の高い半導体不揮発性メ
モリを可能にした。
上記のように構成された半導体不揮発性メモリの場合、
浮遊ゲート電極形成後、１０００℃より低温で形成され
る高品質のＣＶＤ膜を全面に形成するために、浮遊ゲー
ト電極及びソース・°ドレイン領域の変形を小さく形成
でき、その結果、高集積化に適した高品質な半導体不揮
発性メモリが実現できる。
浮遊ゲート電極形成後、１０００℃より低温で形成され
る高品質のＣＶＤ膜を全面に形成するために、浮遊ゲー
ト電極及びソース・°ドレイン領域の変形を小さく形成
でき、その結果、高集積化に適した高品質な半導体不揮
発性メモリが実現できる。
以下に、この発明の実施例を第１図に用いて説明する。
第１図は、本発明の半導体不揮発性メモリの断面図であ
る。Ｐ型シリコン基板１の表面に互いに間隔をおいてＮ
゛型のソース領域２及びドレイン領域３が形成され、ゲ
ート絶縁膜４を介して浮遊ゲート電極５が形成され、浮
遊ゲート電極５の上に制御ゲート絶縁膜６を介して浮遊
ゲート電極６の電位を制御する制御ゲート電極７が形成
されている。制御ゲート電極７を形成後、１０００℃よ
り低い温度で形成された高温ＣＶＤ膜を全面に形成し、
さらに、９００℃以下で形成する低温ｗＡ縁膜９が形成
されている。高温ＣＶＤ膜は、８００℃以上のジクロル
シランと亜酸化チッソとの反応、例えば５ｉＨｚＣｈ
＋２Ｎ＊０−５ｉＯｔ＋２ＨＣ１＋２Ｎｇの反応で形成
すると高品質な酸化膜を形成できる。また、低温絶縁膜
９は、ＰＳＧ膜など低温で形成できる膜であり、熱酸化
で成長する膜ではない、特に、浮遊ゲート電極５のパタ
ーニングを制御ゲート電極７をマスクにして行った構造
においては、浮遊ゲート電極５のエッヂ部の酸化膜がエ
ツチングされてしまうため、浮遊ゲート電極５の中の電
荷が基板１あるいは制御ゲート電極７へ揮発しやすくな
る。しかし、高温ＣＶＤ膜を形成することにより、浮遊
ゲート電極５の側面をＣＶＤ膜で覆うことができる。こ
のため、浮遊ゲート電極５から他の電極への１発は防止
できる。この高温ＣＶＤ膜は、熱酸化膜と異なりＣＶＤ
膜であるために、その下の構造形状の変化をきわめて少
なくすることができる。ＷＸ厚としては、２００Å以上
あれば充分な信頌性、が得られる。低温絶縁膜９も、こ
の高品質な高温ＣＶ Ｄ膜で形成することは技術的に可
能であるが、形成する時間が長く実用的でない。
る。Ｐ型シリコン基板１の表面に互いに間隔をおいてＮ
゛型のソース領域２及びドレイン領域３が形成され、ゲ
ート絶縁膜４を介して浮遊ゲート電極５が形成され、浮
遊ゲート電極５の上に制御ゲート絶縁膜６を介して浮遊
ゲート電極６の電位を制御する制御ゲート電極７が形成
されている。制御ゲート電極７を形成後、１０００℃よ
り低い温度で形成された高温ＣＶＤ膜を全面に形成し、
さらに、９００℃以下で形成する低温ｗＡ縁膜９が形成
されている。高温ＣＶＤ膜は、８００℃以上のジクロル
シランと亜酸化チッソとの反応、例えば５ｉＨｚＣｈ
＋２Ｎ＊０−５ｉＯｔ＋２ＨＣ１＋２Ｎｇの反応で形成
すると高品質な酸化膜を形成できる。また、低温絶縁膜
９は、ＰＳＧ膜など低温で形成できる膜であり、熱酸化
で成長する膜ではない、特に、浮遊ゲート電極５のパタ
ーニングを制御ゲート電極７をマスクにして行った構造
においては、浮遊ゲート電極５のエッヂ部の酸化膜がエ
ツチングされてしまうため、浮遊ゲート電極５の中の電
荷が基板１あるいは制御ゲート電極７へ揮発しやすくな
る。しかし、高温ＣＶＤ膜を形成することにより、浮遊
ゲート電極５の側面をＣＶＤ膜で覆うことができる。こ
のため、浮遊ゲート電極５から他の電極への１発は防止
できる。この高温ＣＶＤ膜は、熱酸化膜と異なりＣＶＤ
膜であるために、その下の構造形状の変化をきわめて少
なくすることができる。ＷＸ厚としては、２００Å以上
あれば充分な信頌性、が得られる。低温絶縁膜９も、こ
の高品質な高温ＣＶ Ｄ膜で形成することは技術的に可
能であるが、形成する時間が長く実用的でない。
また、−船釣には、浮遊ゲート電極５及び制御ゲート電
極７は多結晶シリコン膜が用いられているが、本発明に
おいては、モリブテン、タングステンなど熱酸化困難な
電極にも適用できる。また、絶縁膜９はＰＳＧなど従来
用いられている眉間絶縁膜を使用すればよい。
極７は多結晶シリコン膜が用いられているが、本発明に
おいては、モリブテン、タングステンなど熱酸化困難な
電極にも適用できる。また、絶縁膜９はＰＳＧなど従来
用いられている眉間絶縁膜を使用すればよい。
この発明は、以上説明したように、浮遊ゲート電極を用
いた半導体不揮発性メモリにおいて、浮遊ゲート電極及
び制御ゲート電極形成後、高温ＣＶＤ膜により、浮遊ゲ
ート電極と他の領域との揮発電流を防止でき、また高温
ＣＶＤ形成時の温度が低いため構造変化が少ない高集積
化に適した信転性の貰い半導体不揮発性メモリを可能に
する効果がある。
いた半導体不揮発性メモリにおいて、浮遊ゲート電極及
び制御ゲート電極形成後、高温ＣＶＤ膜により、浮遊ゲ
ート電極と他の領域との揮発電流を防止でき、また高温
ＣＶＤ形成時の温度が低いため構造変化が少ない高集積
化に適した信転性の貰い半導体不揮発性メモリを可能に
する効果がある。
本発明は、二層電極構造の浮遊ゲート型半導体不揮発性
メモリに特に有効であるが、−層浮遊ゲート電極の半導
体不揮発性メモリへ適用できることは言うまでもない。
メモリに特に有効であるが、−層浮遊ゲート電極の半導
体不揮発性メモリへ適用できることは言うまでもない。
第１図は、この発明にかかる半導体不揮発性メモリの断
面図であり、第２図は、従来の半導体不揮発性メモリの
断面図である。 １・・・基板 ２・・・ソース？■域 ３・・・ドレイン領域 ５・・・浮遊ゲート電極 ７・・・制御ゲート電極 以上
面図であり、第２図は、従来の半導体不揮発性メモリの
断面図である。 １・・・基板 ２・・・ソース？■域 ３・・・ドレイン領域 ５・・・浮遊ゲート電極 ７・・・制御ゲート電極 以上
Claims (2)
- （１）第１導電型の半導体基板表面に間隔をおいて設け
られた第２導電型のソース領域とドレイン領域と、前記
ソース・ドレイン領域間の前記半導体基板上にゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極と絶縁膜を介して設けられた制御ゲート電極と
、前記制御ゲート電極のまわりに順次形成されたＣＶＤ
酸化膜及び低温絶縁膜とからなることを特徴とする半導
体不揮発性メモリ。 - （２）前記高温ＣＶＤ膜は、８００℃以上のジクロルシ
ランガスと亜酸化チッソガスとの反応によって形成され
たシリコン酸化膜である特許請求の範囲第１項記載の半
導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148649A JP2581542B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148649A JP2581542B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS635570A true JPS635570A (ja) | 1988-01-11 |
| JP2581542B2 JP2581542B2 (ja) | 1997-02-12 |
Family
ID=15457524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148649A Expired - Lifetime JP2581542B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体不揮発性メモリとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581542B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034021A (ja) * | 1983-08-05 | 1985-02-21 | Hitachi Ltd | 保護膜形成装置 |
| JPS6066435A (ja) * | 1983-09-22 | 1985-04-16 | Matsushita Electric Ind Co Ltd | 薄膜形成方法 |
| JPS60242615A (ja) * | 1984-05-17 | 1985-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61120472A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62235786A (ja) * | 1986-04-04 | 1987-10-15 | Mitsubishi Electric Corp | モス型半導体装置およびその製造方法 |
-
1986
- 1986-06-25 JP JP61148649A patent/JP2581542B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034021A (ja) * | 1983-08-05 | 1985-02-21 | Hitachi Ltd | 保護膜形成装置 |
| JPS6066435A (ja) * | 1983-09-22 | 1985-04-16 | Matsushita Electric Ind Co Ltd | 薄膜形成方法 |
| JPS60242615A (ja) * | 1984-05-17 | 1985-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61120472A (ja) * | 1984-11-16 | 1986-06-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62235786A (ja) * | 1986-04-04 | 1987-10-15 | Mitsubishi Electric Corp | モス型半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581542B2 (ja) | 1997-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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| EXPY | Cancellation because of completion of term |