JPS6067868A - バスラインの短絡検出器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータにおいて、信号の伝送
に必要なパスラインの短絡を検出し、短絡したパスライ
ンが表示器により確認できるようなパスラインの短絡検
出器に関する。

〔背景技術とその問題点〕

マイクロコンピュータが出現するようになってきた。そ
こで、マイクロコンピュータを各種装置に取り入れ、制
御することが多くなってきている。

従来より、一般に用いられているコンピュータの基本的
構成は、第１図に示すようになっている。

すなわち、中央処理装置１（以下ＣＰＵと言う）には、
入力装置２、出力装置３、ＲＯＭ　（Ｒｅａｄ分゛ ｏｎｌｙＭｅｍｏｒｙ　）４およ一？ｔＲＡＭ（几ａｎ
ｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ　）　５が、それぞ
れパスライン６により接続されている。上記パスライン
６は上記ＣＰＵ１と入力装置２、出力装置３、ＲＯＭ４
およびＲ，ＡＭ５との間で、各データのやり取りをする
ための線路きなっている。たとえば、ＣＰＵ１とＲＡ、
　Ｍ　５吉の間のパスライン６はアドレス用とデータ用
トに分かれており、ＣＰＩから指定されたアドレスをＲ
ＡＭ５に伝呑するにはアドレス用のパスラインが用いら
れ、また上記アドレスに格納されているデータを読み出
したり、あるいは上記アドレスにデータを書き込むζこ
はデータ用のパスラインが用いられている。

上記マイクロコンピュータを搭載した各種装置を製作し
た場合、ＣＰＵ１自身による上記装置の自己診断をプロ
グラムにより実行することが可能である。しかし、上記
パスライン６は短絡しゃすいものであり、短絡した場合
、ＣＰＵＩは動作不能となってしまい、上記自己診断を
プログラムにより実行することがてきなくなってしまう
という欠点があった。

〔発明の目的〕 そこで、本発明は上述従来の問題点に鑑みなされたもの
であり、ＣＰＵの動作不能の第１の原因であるパスライ
ンの短絡を検出し、短絡したパスラインを表示器ｌこよ
り確認才きるよう？こすることを目的とする。

〔発明の概要〕

本発明に係るパスラインの短絡検出器は、上述の目的を
達成するために、２０ビツトの計数動作を行うカウンタ
と上記カウンタの計数値を表示する表示器と、上記カウ
ンタの上位ｎビットの計数値と下位ｎビットの計数値と
の一致を検出し、その一致出力により上記カウンタｌこ
計数動作を行わせる一致検出器と、上記カウンタの上位
ｎビットの計数値ζこ応して２ｎ本のパスラインの中か
ら１本のハスラインを選択し、この選択された１本のパ
スライン上の信号を出力するような第１の信号選択手段
と、上記カウンタの下位ｎビットの計数値に応じて上記
２本のパスラインの中から１本のパスラインを選択し、
この選択された１本のパスライン上の信号を出力するよ
うな第２の信号選択手段と、上記第１および第２の信号
選択手段の出力の不一致を検出し、その不一致出力によ
り上記カウンタに計数動作を行わせる不一致検出器とを
備えて成ることを特徴とするものである。

〔実施例〕

以下、本発明に係るパスラインの短絡検出器の一実施例
について図面に従い詳細に説明する。

本発明に係るパスラインの短絡検出器は、たとえば、第
２図に示すように、第１のマルチプレクサ１１、第２の
マルチプレクサ１２、排他的論理和回路１３、Ｄフリッ
プフロップ１４、一致検出器１５、カウンタ１６および
表示器１７により構成されている。図示しないＣＰＵの
たとえば８本のハスラインはそれぞれ２分割され、上記
第１のマルチプレクサ１１および第２のマルチプレクサ
１２の各入力端子ＤＯ〜Ｄ７に接続されている。

そして、第１のマルチプレクサ１１および第２のマルチ
プレクサ１２の各出力端子Ｙ、、　Ｙ２は排他的論理和
回路１３の入力端子にそれぞれ接続され、上記排他的論
理和回路１３の出力端子はＤフリップフロップ１４を介
してカウンタ１６の入力端子に接続されている。上記カ
ウンタ１６の出力位 端子は表示器１７に接続されるとともに、十ン“３ビツ
トは第］のマルチプレクサ１１の選択端子Ｓ３゜８４．
８６　に、下位３ビツトは第２のマルチプレクサ１２の
選択端子Ｓｏ　、　Ｓｌ、　Ｓｚ　にそれぞれ接続され
ている。また、一致検出器１５の入力端子ＰＯ，Ｐ１．
Ｐ２は上記第１のマルチプレクサ１１の選択端子Ｓ３，
８４．８５　にそれぞれ接続され、入力端子Ｑ。＋　Ｑ
＋　、Ｑ２は上記第２のマルチプレクサ１２の選択端子
Ｓｏ　、Ｓ＋　、　Ｓ２にそれぞれ接続されており、出
力端子Ｙ３はカウンタ１６の入力端子に接続されている
。

上記カウンタ１６は６ビツトのカウンタであり、上位３
ビツトによって第１のマルチプレクサ１１が、下位３ビ
ツトによって第２のマルチプレクサ１２が、それぞれ１
本ずつのパスラインを選択する。すなわち、第１のマル
チプレクサ１１がたとえば、入力端子Ｄｏに接続された
パスラインを選択している間、第２のマルチプレクサ１
２は入力端子Ｄ　ｏ　＝　Ｄ　７に接続されたパスライ
ンを順次１本ずつ選択してゆく。次に、第１のマルチプ
レクサ１１が入力端子Ｄ１に接続されたパスラインを選
択している間も、第２のマルチプレクサ１２はやはり入
力端子ＤＯ〜Ｄ７に接続されたパスラインを順次１本ず
つ選択してゆく。このように、第１のマルチプレクサ１
１が選択した１本のパスラインに対して、第２のマルチ
プレクサ１２は入力端子り。

〜Ｄ７に接続された８本のパスラインを順次１本ずつ選
択し、すべてのパスラインがもれなくｌ対ｌで対応する
ようになっている。

そして、上記選択された２本のパスライン上の信号が同
一であるかどうかが、排他的論理和回路１３によって判
別され、同一でない場合には、上記排他的論理和回路１
３の出力は°１°となり、カウンタ１６の計数値が１つ
進むようになっている。すなわち、排他的論理和回路１
３は不一致検出を行っていることになる。また、上記第
１のマルチプレクサ１１および第２のマルチプレクサ１
２により同一のパスラインが選択された場合には、上記
排他的論理和回路１３の出力は“０゛となり、カウンタ
１６は計数動作を行わない。この場合、一致検出器１５
の出力は°１°となり、カウンタ１６の計数値が１つ進
むようにな−っている。すなわち、一致検出器１５は、
同一のパスラインが選択された場合、排他的論理和回路
１３の出力が“Ｏ。

となり、カウンタ１６の計数動作が停止してしまうのを
未然に防止するための一致検出を行っていることになる
。

通常の場合は、以上のような動作を行うことになるが、
選択された２本のパスラインに短絡が生じた場合には、
上記２本のパスラインが同一でないにもかかわらず、該
２本のパスライン上の信号は等しくなってしまうので、
一致検出器１５の出力および排他的論理和回路１３の出
力は共に′０′となり、カウンタ１６の計数動作は停止
する。この時、表示器１７に示されているカウンタ１６
の計数値を見れば、どのパスラインとどのパスラインが
短絡しているかを即座に確認することができる。なお、
排他的論理和回路１３の出力は、パスライン上の信号ζ
こ生ずる伝送系の遅れ等の原因により、スパイク状のノ
イズを生じ、これがカウンタ１６を誤動作させる虞れが
ある。この誤動作を防止するため、排他的論理和回路１
３の出力はＤフリップフロップ１４を介してカウンタ１
６に接続されている。また、上記Ｄフリップフロップ１
４に供給されるクロックパルスは、ＣＰＵのクロックパ
ルスと同じ周期をもち、９００位相の異なるものである
。

次に具体的な動作について、さらに第２図および第３図
を用いて説明する。まず、カウンタ１６の計数値がＯＯ
００００’　の場合は、第１のマルチプレクサ１１の選
択端子Ｓ３．８４　、８５に′０００°か供給され、上
記第１のマルチプレクサ１１の出力端子￥１には、入力
端子Ｄｏが接続されることになり、第２のマルチプレク
サ１２の選択端子Ｓｏ、　Ｓ＋　、　８２にも０００′
が供給され、上記第２のマルチプレクサ１２の出力端子
Ｙ２ζこは、やはり入力端子Ｄｏが接続されることにな
る。この場合、選択された２本のパスラインは同一であ
るため、排他的論理和回路１３の出力は°０′、すなわ
ちＤフリップフロップ１４の出力も°０゛となり、カウ
ンタ１６は計数動作を行わない。しかし、この時、一致
検出器１５の入力端子ＰＱ、ＰＩ、Ｐ２には’ｏ　ｏ　
ｏ’　が供給されていると同時に、入力端子Ｑ、、Ｑ、
、Ｑ２にも　°０００゛、が供給されているので、上記
一致検出器１５の出力端子￥３には一致出力′ｌ″が得
られ、カウンタ１６の計数値を１つ進ませる。

カウンタ１６の計数値が’０００００１“　になると、
第１のマルチプレクサ１１の選択端子８３゜Ｓ４．Ｓ５
にはやはり、　“ｏｏｏ”　が供給され、上記第１のマ
ルチプレクサ１１の出力端子￥１には、入力端子Ｄｏが
接続されることになるが、第２のマルチプレクサ１２の
選択端子ＳＯ、Ｓ＋　、Ｓ２には“００１′が供給され
、上記第２のマルチプレクサ１２の出力端子Ｙ２には、
入力端子り、が接続されることになる。この場合、選択
された２本のパスラインは異なるので排他的論理和回路
１３の出力は°ｌ′、すなわちＤフリップフロップ１４
の出力も′１゛となり、カウンタ１６の計数値は１つ進
むことになる。なお、この時、一致検出器１５の入力端
子Ｐｏ　、Ｐｌ　、Ｐ２には０００゛が供給されている
と同時に、入力端子Ｑｏ　、　Ｑｌ。

Ｑ２には”００１”が供給されているので、上記一致検
出器１５の出力端子Ｙ３には一致出力゛１′は得られず
、上記一致検出器１５の出力０こよりカウンタ１６が計
数動作を行うようなことはない。

なお、上記カウンタ１６の計数値は表示器１７により常
に確認することができる。

このようにして、カウンタ１６は順次計数動作を行い続
けるが、たとえば、入力端子Ｄ１に接続されたパスライ
ンと入力端子Ｄ３に接続されたパスラインとが短絡した
場合、この２本のパスライン上の信号は等しくなってし
まうので上記排他的論理和回路１３の出力、すなわちＤ
フリップフロップ１４の出力は０′となる。また１、こ
の時一致検出器１５の出力も勿論゛０“なので、カウン
タ１６は計数動作を行わず停止するようになっている。

この時、表示器１７にはカウンタ１６の計数値”００１
０１１“が表示されており、入力端子り。

に接続されたパスラインと入力端子Ｄ３に接続されたパ
スラインとが短絡しているということが分かるようにな
っている。換言すると、カウンタ１６が停止した場合、
表示器１７に示される上記カウ゛ンタ１６の計数値を見
れば、どのパスラインとどのパスラインとが短絡してい
るかを即座に確認することができる乙とになる。

〔発明の効果〕

上述した実施例の説明から明らかなように、本発明によ
れば、ＣＰＵの動作不能の第１の原因であるパスライン
の短絡を検出し、短絡したハスラインを表示器ζこより
確認することができ、所期の目的を十分に達成できる。

【図面の簡単な説明】

第１図は従来より一般に用いられているマイクロコンピ
ュータの基本的構成を示すブロック図である。 第２図は本発明に係るハスラインの短絡検出器の一実施
例を示すブロック図、第３図は第１のマルチプレクサお
よび第２のマルチプレクサの各出力と、それに対するＤ
フリップフロップの出力および一致検出器の出力との関
係を示す多イムチャートである。 １１．１２・・・・・・マルチプレクサ１３・・・・・
・・・・・・・・・・排他的論理和回路１５・・・・・
・・・・・・・・・・一致検出器１６・・・・・・・・
・・・・・・・カウンタ１７・・・・・・・・・・・・
・・・表示器特許出願人　ソニー株式会社 代理人　弁理士　小　池　晃 同　１）　村　榮　−

Claims (1)

【特許請求の範囲】
1. ２ｎビットの計数動作を行うカウンタと、上記カウンタ
   の計数値を表示する表示器と、上記カウンタの上位ｎビ
   ットの計数値と下位ｎビットの計数値との一致を検出し
   、その−散出力により上記カウンタに計数動作を行わせ
   る一致検出器と、上記カウンタの上位ｎビットの計数値
   に応じて２°本のパスラインの中から１本のパスライン
   を選択し、この選択された１本のパスライン上の信号を
   出力するような第１の信号選択手段と、上記カウンタ・
   　の下位ｎビットの計数値に応じて上記２ｒ′本のパス
   ラインの中から１本のハスラインを選択し、この選択さ
   れた１本のパスライン上の信号を出力するような第２の
   信号選択手段と、上記第１および第２の信号選択手段の
   出力の不一致を検出し、その不一致出力により上記カウ
   ンタに計数動作を行わせる不一致検出器とを備えて成る
   パスラインの短絡検出器。