JPS6068647A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6068647A JPS6068647A JP58177231A JP17723183A JPS6068647A JP S6068647 A JPS6068647 A JP S6068647A JP 58177231 A JP58177231 A JP 58177231A JP 17723183 A JP17723183 A JP 17723183A JP S6068647 A JPS6068647 A JP S6068647A
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- JP
- Japan
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- capacitor
- transistor
- recess
- region
- gate
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体記憶装置に係り、特にダイナミック型ラ
ンダムアクセスメモリ （ＲＡＭ）の構造に関する。
ンダムアクセスメモリ （ＲＡＭ）の構造に関する。
ｆｂ） 従来技術と問題点
ダイナミックＲＡＭはＭＩＳ トランジスタに接してキ
ャパシタを設けた構造を有し、該キャパシタに蓄積した
電荷によって情報の読出しがなされる。従って蓄積され
る電荷量が多い種情報の検出感度が上り、且つその信頼
度も高まる、第１図は従来のダイナミックＲＡＭの構造
を模式的に示した断面図で１図中１は半導体基板、２は
素子間分離絶縁膜、３はドレイン領域、４はゲート絶縁
膜、５はゲート電極、６はキャパシタ用町縁膜（誘電体
膜）、７はキャパシタ電極、８は絶縁膜、Ｃはキャパシ
タ、ＴｒはＭＩＳ トランジスタである。
ャパシタを設けた構造を有し、該キャパシタに蓄積した
電荷によって情報の読出しがなされる。従って蓄積され
る電荷量が多い種情報の検出感度が上り、且つその信頼
度も高まる、第１図は従来のダイナミックＲＡＭの構造
を模式的に示した断面図で１図中１は半導体基板、２は
素子間分離絶縁膜、３はドレイン領域、４はゲート絶縁
膜、５はゲート電極、６はキャパシタ用町縁膜（誘電体
膜）、７はキャパシタ電極、８は絶縁膜、Ｃはキャパシ
タ、ＴｒはＭＩＳ トランジスタである。
この図のように従来構造に於て目キャパシタＣが平面状
に形成されていたので、その専有面積を成る程度広くす
ることによって該キャパシタＣに充分な情報の読出し感
度及び信頼度が得られる量の電荷の蓄積がなされていた
。従って該従来構造に於ては、更にメモリセルの面積を
縮小しダイナミックＲＡＭの集積度を更に高めることが
困難である。
に形成されていたので、その専有面積を成る程度広くす
ることによって該キャパシタＣに充分な情報の読出し感
度及び信頼度が得られる量の電荷の蓄積がなされていた
。従って該従来構造に於ては、更にメモリセルの面積を
縮小しダイナミックＲＡＭの集積度を更に高めることが
困難である。
（Ｃ） 発明の目的
本発明は情報の読出し感度及び信頼性を低下させずにダ
イナミックＲＡＭの集積度を更に高める目的によってな
されたものである。
イナミックＲＡＭの集積度を更に高める目的によってな
されたものである。
（ｄｌ 発明の構成
即ち本発明は半導体記憶装置に於て、半導体基板面に凹
部を形成し、少なくとも該凹部の側面上に誘電体膜を介
しＵ［極層か積層されてなるキャパシタを形成し、該凹
部の一部側面上に形成されている該キャパシタに接して
第１（、’）ＭＩＳ ）ランジスタを配設して第１の１
トランジスタ・１キヤパシタ構造の記憶素子を構成し、
該四部の他部側面上に形成されている該キャパシタに接
して第２のＭＩＳ ）ランジスタを配設して第２の１ト
ランジスタ・１キヤパシタ構造の記憶素子を構成してな
ることを特徴とする。
部を形成し、少なくとも該凹部の側面上に誘電体膜を介
しＵ［極層か積層されてなるキャパシタを形成し、該凹
部の一部側面上に形成されている該キャパシタに接して
第１（、’）ＭＩＳ ）ランジスタを配設して第１の１
トランジスタ・１キヤパシタ構造の記憶素子を構成し、
該四部の他部側面上に形成されている該キャパシタに接
して第２のＭＩＳ ）ランジスタを配設して第２の１ト
ランジスタ・１キヤパシタ構造の記憶素子を構成してな
ることを特徴とする。
（ｅ） 発明の実施例
以下本発明を実施例について２図を用いて説明する。第
２囚は本発明の半導体記憶装置即ちダイナミックＲＡＭ
セルに於ける一実施例を示す模式断面図で図中１１は例
えはｐ型シリコン（Ｓｌ）基板、１２ａ、１２ｂはｎ”
ｉ ｍドレイン領域、１３ａ、１３ｂ、１３ｃはｐｌす
型チャネル・カット領域、１４はゲート酸化膜、１５ａ
、１，５ｂは多結晶Ｓｉ等よりなるゲート電極、１６は
例えは二酸化シリコン（Ｓｉ０２）誘電体膜、１７はア
ルミニウム等よりなるキャパシタ電極、Ｐは凹部２Ｍは
凸部ｒ ｃ、 Ｔ ｃ、はキャパシタ領域、 Ｔｒ、、
、Ｔｒ２はＭＯ８トランジスタを示している。
２囚は本発明の半導体記憶装置即ちダイナミックＲＡＭ
セルに於ける一実施例を示す模式断面図で図中１１は例
えはｐ型シリコン（Ｓｌ）基板、１２ａ、１２ｂはｎ”
ｉ ｍドレイン領域、１３ａ、１３ｂ、１３ｃはｐｌす
型チャネル・カット領域、１４はゲート酸化膜、１５ａ
、１，５ｂは多結晶Ｓｉ等よりなるゲート電極、１６は
例えは二酸化シリコン（Ｓｉ０２）誘電体膜、１７はア
ルミニウム等よりなるキャパシタ電極、Ｐは凹部２Ｍは
凸部ｒ ｃ、 Ｔ ｃ、はキャパシタ領域、 Ｔｒ、、
、Ｔｒ２はＭＯ８トランジスタを示している。
本発明に係るダイナミックＲＡＭは２例えば第２図のよ
うにｐ型Ｓｉ基板１１に複数の凹部Ｐ即ぢ凹部Ｐと凸部
Ｍが形成され、該凸部Ｍの上面部に第１のｎ ｆ 、ｐ
型ドレイン領域１２ａとゲート酸化膜１４及び第１のゲ
ート電極１５ａよりなる第１のＭＯ８トランジスタＴｒ
１が配設され、該凹部Ｐの上面部ｌこ第２のｎ＋チ型ド
レイ／領域１２ｂ々ゲート酸化膜１４及び第２のゲート
電極１５ｂよりなる第２のＭＯ８トランジスタ’［ｒ２
が配設される。
うにｐ型Ｓｉ基板１１に複数の凹部Ｐ即ぢ凹部Ｐと凸部
Ｍが形成され、該凸部Ｍの上面部に第１のｎ ｆ 、ｐ
型ドレイン領域１２ａとゲート酸化膜１４及び第１のゲ
ート電極１５ａよりなる第１のＭＯ８トランジスタＴｒ
１が配設され、該凹部Ｐの上面部ｌこ第２のｎ＋チ型ド
レイ／領域１２ｂ々ゲート酸化膜１４及び第２のゲート
電極１５ｂよりなる第２のＭＯ８トランジスタ’［ｒ２
が配設される。
そして該凹部Ｐの側面には誘電体膜１６とキャパシタ電
極１７によって構成される第１のキャパシタ領域Ｃ３及
び第２のキャパシタ領域Ｃ７が形成される。なおこれら
キャパシタ領域に於けるＭ工Ｓトランジスタのゲート電
極に接しない方の端部は該凸部Ｍ及び四部の上面部に形
成されたｐｔ十型チャネル゛カット領域１３ａ、１３ｂ
、１３ｃによって隣接するＭＯ，Ｓ ）ランジスタのド
レイン領域と分離される。
極１７によって構成される第１のキャパシタ領域Ｃ３及
び第２のキャパシタ領域Ｃ７が形成される。なおこれら
キャパシタ領域に於けるＭ工Ｓトランジスタのゲート電
極に接しない方の端部は該凸部Ｍ及び四部の上面部に形
成されたｐｔ十型チャネル゛カット領域１３ａ、１３ｂ
、１３ｃによって隣接するＭＯ，Ｓ ）ランジスタのド
レイン領域と分離される。
即ちこの構造に於ては、凸部Ｍ上の第１のドレイン領域
１２ａとゲート酸化膜１４及び第１のゲート電極１５ａ
よりなる第１のＭＯＳ ）ランジスタＴｒ１と凹部Ｐの
一部側面に形成され該第１のＭＯ８）ランジスタＴｒＩ
に接する第１のギＶパシタ領域Ｃ０により第１の１トラ
ンジスタ・１キヤパシタ構造のメモリセルが形成され、
凹部Ｐ底面上の第２のドレイン領域１２ｂとゲート酸化
膜１４及び第２のゲート電極１５ｂよりなる第２のＭＯ
Ｓトランジスタｌｉｔ ｒ２と凹部Ｐの他部側面に形成
され該第２のＭＯ３）ランジスタＴｒ、に接する第２の
キャパシタ領域Ｃ２により第２の１トランジスタ１キヤ
パシタ構造のメモリセルが形成される。この構造を用い
る際注意しなければならないことは次の２点である。即
ち第１の点は、凹部底面に形成されるＭＯ８トランジス
タＴｒ２に於けるゲートは基板に接する側も機能し、該
トランジスタのゲート長は１．＋１．となる。従って該
ゲート長１． ＋ｔ、が凸部Ｍ上に形成されるＭＯ８ｌ
−ランジスタＴｒ、のゲート長りと等しくなるように該
ゲート電極１５ｂの幅を狭くしなけれはならない事であ
る。
１２ａとゲート酸化膜１４及び第１のゲート電極１５ａ
よりなる第１のＭＯＳ ）ランジスタＴｒ１と凹部Ｐの
一部側面に形成され該第１のＭＯ８）ランジスタＴｒＩ
に接する第１のギＶパシタ領域Ｃ０により第１の１トラ
ンジスタ・１キヤパシタ構造のメモリセルが形成され、
凹部Ｐ底面上の第２のドレイン領域１２ｂとゲート酸化
膜１４及び第２のゲート電極１５ｂよりなる第２のＭＯ
Ｓトランジスタｌｉｔ ｒ２と凹部Ｐの他部側面に形成
され該第２のＭＯ３）ランジスタＴｒ、に接する第２の
キャパシタ領域Ｃ２により第２の１トランジスタ１キヤ
パシタ構造のメモリセルが形成される。この構造を用い
る際注意しなければならないことは次の２点である。即
ち第１の点は、凹部底面に形成されるＭＯ８トランジス
タＴｒ２に於けるゲートは基板に接する側も機能し、該
トランジスタのゲート長は１．＋１．となる。従って該
ゲート長１． ＋ｔ、が凸部Ｍ上に形成されるＭＯ８ｌ
−ランジスタＴｒ、のゲート長りと等しくなるように該
ゲート電極１５ｂの幅を狭くしなけれはならない事であ
る。
又第２の点は、前記ゲート電極１５ｂが凹部Ｐの片側に
よって形成されるため該凹部Ｐの側面に形成されるキャ
パシタ領域の面積が異って来る。そこで各キャパシタ領
域例えばＣｒ 、 Ｃｘの面積即ち容量を等しくするた
めに該キャパシタ領域を画定するチャネル・カット領域
１３ｂ、１３ｃ等の配設位置を加減する必要があること
である。
よって形成されるため該凹部Ｐの側面に形成されるキャ
パシタ領域の面積が異って来る。そこで各キャパシタ領
域例えばＣｒ 、 Ｃｘの面積即ち容量を等しくするた
めに該キャパシタ領域を画定するチャネル・カット領域
１３ｂ、１３ｃ等の配設位置を加減する必要があること
である。
第３図は他の一実施例を示す模式断面図で１図中１１は
ｐ型Ｓｉ基板、１２ａ、１２ｂ、１２Ｃはｎ十型ドレイ
ン領域、１３はｐｉす型チャイル・カット領域、１４は
ゲート酸化膜、１５ａ、１５ｂ１５ｃはゲート電極、１
６は誘電体膜、１７ａ。
ｐ型Ｓｉ基板、１２ａ、１２ｂ、１２Ｃはｎ十型ドレイ
ン領域、１３はｐｉす型チャイル・カット領域、１４は
ゲート酸化膜、１５ａ、１５ｂ１５ｃはゲート電極、１
６は誘電体膜、１７ａ。
］、７ｂ、１７ｃ、はキャパシタ電極＋ ＰＩ Ｔ Ｐ
ｔは凹部ｒ Ｍｌｒ Ｍ２は凸部＋ Ｃ１＋ ｃ２．
Ｃｓはキャパシタ領域、’ｌ’ｒ、 、 ’Ｌ’ｒ２．
’Ｌ’ｒ３ はＭｏｓ トランジスタを示している。
ｔは凹部ｒ Ｍｌｒ Ｍ２は凸部＋ Ｃ１＋ ｃ２．
Ｃｓはキャパシタ領域、’ｌ’ｒ、 、 ’Ｌ’ｒ２．
’Ｌ’ｒ３ はＭｏｓ トランジスタを示している。
前記実施例か四部に対して非対称形であるのに対してこ
の構造は対称形である。即この構造ζこ於ては、総ての
トランジスタは凸部Ｍの端部に形成され、キャパシタは
総て凹部Ｐ内に形成される。
の構造は対称形である。即この構造ζこ於ては、総ての
トランジスタは凸部Ｍの端部に形成され、キャパシタは
総て凹部Ｐ内に形成される。
そして例えば凸部ＭＬＪ：、ｉこ第１のドレイン領域１
２ａとゲート酸化膜１４及びゲート電極１５ａとによっ
て形成され６第１のＭＯＳ トランジスタＴ［。
２ａとゲート酸化膜１４及びゲート電極１５ａとによっ
て形成され６第１のＭＯＳ トランジスタＴ［。
と、これに接する第１の凹部Ｐ１ の一部側面に誘電体
膜１６及び第１のキャパシタ電極１７ａにょっ゛Ｃ構成
されている第１のキャパシタ領域ＣＩ によっ゛Ｃ第１
の１トランジスタ・１キヤパシタ構造のメモリセルが形
成され、第２の凸部ＤＩＪ二に形成される第２のハ４０
３ トランジスタ１゛ｒ２と第１の凹部Ｐ、の他部側面
に構成されている第２のキャパシタ領域Ｃ８によっＣ第
２の１トランジスタ・ｌキャパシタ構造のメモリセルが
形成され、更に以下同様に第３．第４のメモリセルが形
成される。
膜１６及び第１のキャパシタ電極１７ａにょっ゛Ｃ構成
されている第１のキャパシタ領域ＣＩ によっ゛Ｃ第１
の１トランジスタ・１キヤパシタ構造のメモリセルが形
成され、第２の凸部ＤＩＪ二に形成される第２のハ４０
３ トランジスタ１゛ｒ２と第１の凹部Ｐ、の他部側面
に構成されている第２のキャパシタ領域Ｃ８によっＣ第
２の１トランジスタ・ｌキャパシタ構造のメモリセルが
形成され、更に以下同様に第３．第４のメモリセルが形
成される。
以上の実施例から明らかなように２本発明は半導体基板
面に形成した四部の側面をキャパシタ形成領域に用い、
且つ一つの凹部の一部側面上に形成されるキャパシタを
一つのメモリセルに用い。
面に形成した四部の側面をキャパシタ形成領域に用い、
且つ一つの凹部の一部側面上に形成されるキャパシタを
一つのメモリセルに用い。
他部側面上のキャパシタを他の一つのメモリセルに用い
た点にある。即ら一つの凹部内に形成したキャパシタを
二つのメモリセルに用いた点にある。
た点にある。即ら一つの凹部内に形成したキャパシタを
二つのメモリセルに用いた点にある。
従って平面的に見たキャパシタの専有面積が著しく縮小
される。なお本発明の構造に於て、半導体基板面に形成
する凹部の深さは３〜１０〔μｍ）程度が適切である。
される。なお本発明の構造に於て、半導体基板面に形成
する凹部の深さは３〜１０〔μｍ）程度が適切である。
そしてこの程度の深さにすれば従来と殆んど同等の容量
を有するキャパシタが形成できる。
を有するキャパシタが形成できる。
なお本発明の構造に於Ｃ半導体基板面に形成する凹部の
パターンは縞状若しくは市松状のいずれであっても良い
。
パターンは縞状若しくは市松状のいずれであっても良い
。
（ｆ） 発明の詳細
な説明したように本発明によれはダイナミックＲＡＭに
於けるキャパシタの専有面積を、その容量を極度に減少
せしめることなく太幅に縮小することができる。
於けるキャパシタの専有面積を、その容量を極度に減少
せしめることなく太幅に縮小することができる。
従って本発明はダイオミックＲＡＭを２その感度及び信
頼性を損なわずに高集積化するうえに極めて有効である
。
頼性を損なわずに高集積化するうえに極めて有効である
。
第１図は従来のダイナミックＲＡＡ’ｌの模式断面図で
、第２図及び第３図は本発明の構造に於ける異なる実施
例の模式断面図である。 図に於て、１１はｐ型シリコン基板、１２ａ。 １２ｂ、１２Ｃはｎｆｌ型ドレイン領域、１３．１３ｉ
１１１３ｂ、１３Ｃはｐｔヂ型チャネル・カット領域。 工４はゲート酸化膜、１５ａ、１５ｂ、１５ｃはゲート
電極、１６は誘電体膜、１７，１７ ａ、 １７ｂ１７
ｃはキャパシタ電極、Ｐ、 Ｐ、 、 Ｉ）２は凹部２
ＭＭ１．ＩＶＩ２は凸部ｒ ’ｌ’ｒ、 ｌ ＋ｌｌｒ
、 ＋ ””３はｙ＋ｏｓ ）ランジスタｒ Ｃ＋ Ｈ
Ｃ２ＨＣｇはキャパシタ領域を示す。 第１図 蝉 、２ 図 ″ｒ？Ｉ
、第２図及び第３図は本発明の構造に於ける異なる実施
例の模式断面図である。 図に於て、１１はｐ型シリコン基板、１２ａ。 １２ｂ、１２Ｃはｎｆｌ型ドレイン領域、１３．１３ｉ
１１１３ｂ、１３Ｃはｐｔヂ型チャネル・カット領域。 工４はゲート酸化膜、１５ａ、１５ｂ、１５ｃはゲート
電極、１６は誘電体膜、１７，１７ ａ、 １７ｂ１７
ｃはキャパシタ電極、Ｐ、 Ｐ、 、 Ｉ）２は凹部２
ＭＭ１．ＩＶＩ２は凸部ｒ ’ｌ’ｒ、 ｌ ＋ｌｌｒ
、 ＋ ””３はｙ＋ｏｓ ）ランジスタｒ Ｃ＋ Ｈ
Ｃ２ＨＣｇはキャパシタ領域を示す。 第１図 蝉 、２ 図 ″ｒ？Ｉ
Claims (1)
- 半導体基板面に凹部を形成し、少なくとも該凹部の側面
上に誘電体膜を介して電極層が積層されてなるキャパシ
タを形成し、該凹部の一部側面上に形成されている該キ
ャパシタに接して第１のＭ［ｓトランジスタを配設して
第１の１トランジスタ・１キヤパシタ構造の記憶素子を
構成し、該凹部の他部側面上に形成されている該キャパ
シタに接して第２のＭＩＳ ）ランジスタを配設して第
２の１トランジスタ・１キヤパ７タ構造の記憶素子を構
成してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177231A JPS6068647A (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177231A JPS6068647A (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068647A true JPS6068647A (ja) | 1985-04-19 |
Family
ID=16027442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177231A Pending JPS6068647A (ja) | 1983-09-26 | 1983-09-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
-
1983
- 1983-09-26 JP JP58177231A patent/JPS6068647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
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