JPH02105457A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02105457A JPH02105457A JP63258671A JP25867188A JPH02105457A JP H02105457 A JPH02105457 A JP H02105457A JP 63258671 A JP63258671 A JP 63258671A JP 25867188 A JP25867188 A JP 25867188A JP H02105457 A JPH02105457 A JP H02105457A
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- JP
- Japan
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- cell plate
- stacked capacitor
- insulating film
- plate electrode
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 150000002500 ions Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタックト・キャ
パシタを有する半導体記憶装置に関する。
パシタを有する半導体記憶装置に関する。
半導体記憶装置の記憶内容の保持には、トレンチ・キャ
パシタまたはスタックト・キャパシタが利用される。
パシタまたはスタックト・キャパシタが利用される。
第４図は従来のスタックト・キャパシタ型ダイナミック
ＲＡＭのメモリ・セルの断面図を示すもので、キャパシ
タの電荷蓄積電極１をワード線６および素子分離領域７
上にわたる広い範囲に設け、セル・プレート電極２およ
び容量絶縁膜３との間の実効面積が拡がるよう考慮され
ている。ここで、４は眉間絶縁膜８上にバターニングさ
れたビット線を示し、また、５はＰ型半導体基板１０上
に形成されたメモリ・セルのＮ＋拡散層である。
ＲＡＭのメモリ・セルの断面図を示すもので、キャパシ
タの電荷蓄積電極１をワード線６および素子分離領域７
上にわたる広い範囲に設け、セル・プレート電極２およ
び容量絶縁膜３との間の実効面積が拡がるよう考慮され
ている。ここで、４は眉間絶縁膜８上にバターニングさ
れたビット線を示し、また、５はＰ型半導体基板１０上
に形成されたメモリ・セルのＮ＋拡散層である。
しかしながら、従来のスタックト・キャパシタの構造で
は、記憶容量の大容量化に伴ってセル面積が縮小されて
来ると、キャパシタの形成面積が不足し充分な記憶保持
容量が得られない場合が生じる。通常、この不足容量を
補うには、容量絶縁膜３を薄くする手段がとられるが、
この手段をとると、キャパシタの耐圧が下がるという問
題がおこる。この記憶保持容量の不足問題はキャパシタ
をトレンチ構造にすることによって一応は解決される。
は、記憶容量の大容量化に伴ってセル面積が縮小されて
来ると、キャパシタの形成面積が不足し充分な記憶保持
容量が得られない場合が生じる。通常、この不足容量を
補うには、容量絶縁膜３を薄くする手段がとられるが、
この手段をとると、キャパシタの耐圧が下がるという問
題がおこる。この記憶保持容量の不足問題はキャパシタ
をトレンチ構造にすることによって一応は解決される。
しかしながら、トレンチ・キャパシタは構造が複雑でこ
れを製造するには基板深く溝を形成する工程およびこの
溝内に絶縁膜を形成する工程、更にほこの溝を埋め込む
工程など、スタックト・キャパシタの場合に比べると多
くの工数を要する他、製造技術面から見ても、溝内への
絶縁膜の形成や容量の増加のために行うイオン注入等が
必ずしも均一になし得ない状況下にあるので、均一特性
の半導体記憶装置を再現性よく供給するのが困難である
。
れを製造するには基板深く溝を形成する工程およびこの
溝内に絶縁膜を形成する工程、更にほこの溝を埋め込む
工程など、スタックト・キャパシタの場合に比べると多
くの工数を要する他、製造技術面から見ても、溝内への
絶縁膜の形成や容量の増加のために行うイオン注入等が
必ずしも均一になし得ない状況下にあるので、均一特性
の半導体記憶装置を再現性よく供給するのが困難である
。
本発明の目的は、上記の状況に鑑み、メモリ・セル面積
の縮小化に伴うスタックト・キャパシタの記憶保持容量
不足問題を解決した半導体記憶装置を提供することであ
る。
の縮小化に伴うスタックト・キャパシタの記憶保持容量
不足問題を解決した半導体記憶装置を提供することであ
る。
本発明によれば、半導体記憶装置は、一導電型半導体基
板と、前記半導体基板上にソース、ドレインの高濃度不
純物拡散層を設けて隣接配置されるＭＯＳトランジスタ
・メモリ・セルと、前記ＭＯＳトランジスタ・メモリ・
セルの一方の高濃度不純物拡散層上に設けられる電荷蓄
積電極を隣接するメモリ・セルのセル・プレート電極上
にまで絶縁膜を介して延在配置するスタックト・キャパ
シタとを含んで構成される。ここで、セル・プレート電
極が前記電荷蓄積電極の隣接メモリ・セル領域への延在
部と絶縁膜を介して対向するように該延在部上に延在配
置されるスタックト・キャパシタ構成の場合を含む。
板と、前記半導体基板上にソース、ドレインの高濃度不
純物拡散層を設けて隣接配置されるＭＯＳトランジスタ
・メモリ・セルと、前記ＭＯＳトランジスタ・メモリ・
セルの一方の高濃度不純物拡散層上に設けられる電荷蓄
積電極を隣接するメモリ・セルのセル・プレート電極上
にまで絶縁膜を介して延在配置するスタックト・キャパ
シタとを含んで構成される。ここで、セル・プレート電
極が前記電荷蓄積電極の隣接メモリ・セル領域への延在
部と絶縁膜を介して対向するように該延在部上に延在配
置されるスタックト・キャパシタ構成の場合を含む。
以下、図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
ダイナミック・ＲＡＭメモリ・セルの断面図およびその
Ａ−Ａ’断面図で、１トランジスタ、１キヤパシタ形メ
モリ・セルの場合を示したものである。本実施例によれ
ば、本発明の半導体記憶装置は、Ｐ形半導体基板１０と
、この基板１０上にソース、ドレイン領域のＮ＋拡散層
５を設けて隣接配置されるＭＯＳトランジスタ・メモリ
・セルと、メモリ・セルの一方のＮ＋拡散層５上の電荷
蓄積電極１ａ、ｌｂ、ｌｃ・・・をそれぞれワード線６
および素子分離領域７上にわたる広い範囲に広げると共
に更に隣接セルのセル・プレート電極２上にまで延在さ
せ、セル・プレート電極２との間の実効面積を著しく拡
大したスタックト・キャパシタとを含む、ここで、４は
第４図と同じく層間絶縁膜８上に形成されるビット線で
ある。すなわち、第２図を参照すれば明らかなように、
メモリ・セルの各電荷蓄積電極１ａ、ｌｂ。
ダイナミック・ＲＡＭメモリ・セルの断面図およびその
Ａ−Ａ’断面図で、１トランジスタ、１キヤパシタ形メ
モリ・セルの場合を示したものである。本実施例によれ
ば、本発明の半導体記憶装置は、Ｐ形半導体基板１０と
、この基板１０上にソース、ドレイン領域のＮ＋拡散層
５を設けて隣接配置されるＭＯＳトランジスタ・メモリ
・セルと、メモリ・セルの一方のＮ＋拡散層５上の電荷
蓄積電極１ａ、ｌｂ、ｌｃ・・・をそれぞれワード線６
および素子分離領域７上にわたる広い範囲に広げると共
に更に隣接セルのセル・プレート電極２上にまで延在さ
せ、セル・プレート電極２との間の実効面積を著しく拡
大したスタックト・キャパシタとを含む、ここで、４は
第４図と同じく層間絶縁膜８上に形成されるビット線で
ある。すなわち、第２図を参照すれば明らかなように、
メモリ・セルの各電荷蓄積電極１ａ、ｌｂ。
ＩＣ・・・は隣接セルのセル・プレート電極２上にまで
それぞれ伸びて、延在電荷蓄積電極１ａｌｂ’、ｌｃ
、・・・をそれぞれ形成しており、セル・プレート電
極２との間に第１の容量絶縁膜３ａおよび第２の容量絶
縁膜３ｂをそれぞれ介在させて、従来より約２倍の電荷
蓄積面積をもつ大容量のスタックト・キャパシタを構成
する。この構造によると、例えば、電荷蓄積電極１ａ、
ｌｂ。
それぞれ伸びて、延在電荷蓄積電極１ａｌｂ’、ｌｃ
、・・・をそれぞれ形成しており、セル・プレート電
極２との間に第１の容量絶縁膜３ａおよび第２の容量絶
縁膜３ｂをそれぞれ介在させて、従来より約２倍の電荷
蓄積面積をもつ大容量のスタックト・キャパシタを構成
する。この構造によると、例えば、電荷蓄積電極１ａ、
ｌｂ。
ｌｃ、・・・の面積Ｓ１を約５μｍ２．セル・プレート
電極２上に延在する電荷蓄積電極１ａ′。
電極２上に延在する電荷蓄積電極１ａ′。
ｌｂ’ ｌｃ’、・・・の面積Ｓ２をそれぞれ約５μ
ｍ２、この両者を接続する円形スルー・ホールの半径ｒ
をそれぞれ約０．５μｍ、セル・プレート電極２の膜の
厚さｔｌを約０．５μｍとし、また第１および第２の各
容量絶縁膜の厚さをすべて同じとすると、スタックト・
キャパシタの容量値は電荷蓄積電極１ａ、ｌｂ、ｌｃが
同一面積とされる従来構造のものと比べた場合、（Ｓ２
十２πｔ１−２πｒ２）に比例して増加する。従ってキ
ャパシタの占有面積を１個あたり５μｍ２゜スルー・ホ
ールの半径ｒを０．５μｍ、セル・プレート電極厚ｔ１
を０．５μｍとしたとき、従来構造で形成される同一占
有面積のスタックト・キャパシタに比べ、約２倍の容量
値が実現される。
ｍ２、この両者を接続する円形スルー・ホールの半径ｒ
をそれぞれ約０．５μｍ、セル・プレート電極２の膜の
厚さｔｌを約０．５μｍとし、また第１および第２の各
容量絶縁膜の厚さをすべて同じとすると、スタックト・
キャパシタの容量値は電荷蓄積電極１ａ、ｌｂ、ｌｃが
同一面積とされる従来構造のものと比べた場合、（Ｓ２
十２πｔ１−２πｒ２）に比例して増加する。従ってキ
ャパシタの占有面積を１個あたり５μｍ２゜スルー・ホ
ールの半径ｒを０．５μｍ、セル・プレート電極厚ｔ１
を０．５μｍとしたとき、従来構造で形成される同一占
有面積のスタックト・キャパシタに比べ、約２倍の容量
値が実現される。
第３図は本発明の他の実施例を示すダイナミックＲＡＭ
の隣接メモリ・セル同志のスタックト・キャパシタの断
面構造図である０本実施例によれば、延在電荷蓄積電極
１ａ’ 、ｌｂ’ 、ｌｃ’・・・上に更にセル・プレ
ート電極２′が延在され、第３の容量絶縁膜３ｃを介し
延在電荷蓄積電極ｌａ 、ｌｂ’、ｌｃ 、・・・
との間にそれぞれキャパシタが更に構成される。本実施
例によれば、延在されたセル・プレート電極２′の面Ｍ
Ｓ ３に比例して容量値が更に増加するので、同一占
有面積のスタックト・キャパシタと比べ約３．２倍の容
量値をもつスタックト・キャパシタを実現し得る。
の隣接メモリ・セル同志のスタックト・キャパシタの断
面構造図である０本実施例によれば、延在電荷蓄積電極
１ａ’ 、ｌｂ’ 、ｌｃ’・・・上に更にセル・プレ
ート電極２′が延在され、第３の容量絶縁膜３ｃを介し
延在電荷蓄積電極ｌａ 、ｌｂ’、ｌｃ 、・・・
との間にそれぞれキャパシタが更に構成される。本実施
例によれば、延在されたセル・プレート電極２′の面Ｍ
Ｓ ３に比例して容量値が更に増加するので、同一占
有面積のスタックト・キャパシタと比べ約３．２倍の容
量値をもつスタックト・キャパシタを実現し得る。
以上詳細に説明したように、本発明によれば、電荷蓄積
電極を隣接するセル上にまで延在し実効面積を著しく拡
大したスタックト・キャパシタを構成することができ、
メモリ・セル１個当たりの占有面積を小さくなし得るの
で、半導体記憶装置、特に高集積度、大容量のダイナミ
ックＲＡＭの実現に順著なる効果を奏しうる。
電極を隣接するセル上にまで延在し実効面積を著しく拡
大したスタックト・キャパシタを構成することができ、
メモリ・セル１個当たりの占有面積を小さくなし得るの
で、半導体記憶装置、特に高集積度、大容量のダイナミ
ックＲＡＭの実現に順著なる効果を奏しうる。
第１図および第２図はそれぞれ本発明の一実施例を示す
ダイナミックＲＡＭメモリ・セルの断面図およびそのＡ
−Ａ’断面図、第３図は本発明の他の実施例を示すダイ
ナミックＲＡＭの隣接メモリ・セル同志のスタックト・
キャパシタの断面構造図、第４図は従来のスタックト・
キャパシタ型ダイナミックＲＡＭのメモリ・セルの断面
図である。 １ ａ、 １ ｂ、 １ ｃ・−電荷蓄積電極、ｌ
ａ 。 ｌｂ’、ｌｃ ・・・セル・プレート電極上に延在す
る隣接セルの電荷蓄積電極、２・・・セル・プレート電
極、２′・・・延在電荷蓄積電極上に延在するセル・プ
レート電極、３ａ・・・第１の容量絶縁膜、３ｂ・・・
第２の容量絶縁膜、３ｃ・・・第３の容量絶縁膜、４・
・・ビット線、５・・・Ｎ＋拡散層、６・・・ワード線
、７・・・素子分離領域、８・・・層間絶縁膜、１０・
・・Ｐ型半導体基板。 糧ト 優
ダイナミックＲＡＭメモリ・セルの断面図およびそのＡ
−Ａ’断面図、第３図は本発明の他の実施例を示すダイ
ナミックＲＡＭの隣接メモリ・セル同志のスタックト・
キャパシタの断面構造図、第４図は従来のスタックト・
キャパシタ型ダイナミックＲＡＭのメモリ・セルの断面
図である。 １ ａ、 １ ｂ、 １ ｃ・−電荷蓄積電極、ｌ
ａ 。 ｌｂ’、ｌｃ ・・・セル・プレート電極上に延在す
る隣接セルの電荷蓄積電極、２・・・セル・プレート電
極、２′・・・延在電荷蓄積電極上に延在するセル・プ
レート電極、３ａ・・・第１の容量絶縁膜、３ｂ・・・
第２の容量絶縁膜、３ｃ・・・第３の容量絶縁膜、４・
・・ビット線、５・・・Ｎ＋拡散層、６・・・ワード線
、７・・・素子分離領域、８・・・層間絶縁膜、１０・
・・Ｐ型半導体基板。 糧ト 優
Claims (2)
- （１）一導電型半導体基板と、前記半導体基板上にソー
ス、ドレインの高濃度不純物拡散層を設けて隣接配置さ
れるＭＯＳトランジスタ・メモリ・セルと、前記ＭＯＳ
トランジスタ・メモリ・セルの一方の高濃度不純物拡散
層上に設けられる電荷蓄積電極を隣接するメモリ・セル
のセル・プレート電極上にまで絶縁膜を介して延在配置
するスタックト・キャパシタとを含むことを特徴とする
半導体記憶装置。 - （２）セル・プレート電極が前記電荷蓄積電極の隣接メ
モリ・セル領域への延在部と絶縁膜を介して対向するよ
うに該延在部上に延在配置されるスタックト・キャパシ
タを含むことを特徴とする請求項（１）記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258671A JPH02105457A (ja) | 1988-10-13 | 1988-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258671A JPH02105457A (ja) | 1988-10-13 | 1988-10-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105457A true JPH02105457A (ja) | 1990-04-18 |
Family
ID=17323482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258671A Pending JPH02105457A (ja) | 1988-10-13 | 1988-10-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161655A (en) * | 1990-08-13 | 1992-11-10 | Oiles Corporation | Vibration energy absorbing apparatus |
-
1988
- 1988-10-13 JP JP63258671A patent/JPH02105457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161655A (en) * | 1990-08-13 | 1992-11-10 | Oiles Corporation | Vibration energy absorbing apparatus |
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