JPS6068650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6068650A JPS6068650A JP59177666A JP17766684A JPS6068650A JP S6068650 A JPS6068650 A JP S6068650A JP 59177666 A JP59177666 A JP 59177666A JP 17766684 A JP17766684 A JP 17766684A JP S6068650 A JPS6068650 A JP S6068650A
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- JP
- Japan
- Prior art keywords
- groove
- etching
- wafer
- main surface
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
Landscapes
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特に半導体の
主表面に溝を有する高耐圧用の半導体装置の製造方法に
関する。
主表面に溝を有する高耐圧用の半導体装置の製造方法に
関する。
最近では、比較的高耐圧の半導体装置、例えば整流用の
半導体装置、トランジスタ等を高い歩留シでしかも安価
にするため、半導体の主表面にＰＮ接合に達する溝を形
成することが行なわれている。更に、この溝の表面を低
融点のガラスや酸化膜などによって被覆し、保護するこ
とが行なわれるようになって来た。
半導体装置、トランジスタ等を高い歩留シでしかも安価
にするため、半導体の主表面にＰＮ接合に達する溝を形
成することが行なわれている。更に、この溝の表面を低
融点のガラスや酸化膜などによって被覆し、保護するこ
とが行なわれるようになって来た。
以下、ダイオードを例にして、従来技術を説明する。第
１図は、従来“のダイオードを得るウェハの断面を示す
ものである。Ｎ型シリコンからなる基板（１）の上に、
ＰＮ接合を形成するＰ型の不純物層（２）が形成され、
更に不純物層（２）の上に電極層（３）が形成されてい
る。１！極層（３）の表面は、半導体の主表面を成すが
、これからＰＮ接合に達する溝（４）が、基板（１）の
上に線Ａ−Ａ’間において一つのダイオードを構成する
ように、一定の間隔で複数個形成されている。また、溝
（４）の表面に社、ガラスなどからなる保護膜（５）が
形成されている。基板（１）の裏面には電極層（６）が
形成されている。
１図は、従来“のダイオードを得るウェハの断面を示す
ものである。Ｎ型シリコンからなる基板（１）の上に、
ＰＮ接合を形成するＰ型の不純物層（２）が形成され、
更に不純物層（２）の上に電極層（３）が形成されてい
る。１！極層（３）の表面は、半導体の主表面を成すが
、これからＰＮ接合に達する溝（４）が、基板（１）の
上に線Ａ−Ａ’間において一つのダイオードを構成する
ように、一定の間隔で複数個形成されている。また、溝
（４）の表面に社、ガラスなどからなる保護膜（５）が
形成されている。基板（１）の裏面には電極層（６）が
形成されている。
このような構成にあるウェハは、できる限シ多くのチッ
プが得られるように分割することが要求されている。こ
れは、チップの数がダイオードの価格を構成する大きな
要因となっていることによる。特に、中及び小電力用の
半導体装置の価格においては、チップの大きさによって
決定される割合が大きなものとなっている。
プが得られるように分割することが要求されている。こ
れは、チップの数がダイオードの価格を構成する大きな
要因となっていることによる。特に、中及び小電力用の
半導体装置の価格においては、チップの大きさによって
決定される割合が大きなものとなっている。
従って、限られた寸法のウェハ中に通電領域、即ち第１
図に示す電極層（３）をどのように配置するかが重要寿
問題となっている。このために、溝（４）の面積は可能
な限シ狭い方が望ましい。
図に示す電極層（３）をどのように配置するかが重要寿
問題となっている。このために、溝（４）の面積は可能
な限シ狭い方が望ましい。
しかし、過度に溝（４）の幅を狭くすると、第２図に示
すように溝（４）の側面と、主表面とが交叉する部分（
３ａ）が鋭角なため、ここで矢印で示す方策を起こして
、所望の耐圧が得られなくなる０例えば、数百ボルトの
耐圧を得る場合、空乏層は、数１０μｍから１００μｍ
程度にまで伸びる。これに対して溝（４）の幅がこれら
と同程度の場合、たとえ高い誘電率を有する部材によっ
て溝（４）を埋めたとしても、第１図に示す形状にある
限シ、前述の放電を回避することは困難である。
すように溝（４）の側面と、主表面とが交叉する部分（
３ａ）が鋭角なため、ここで矢印で示す方策を起こして
、所望の耐圧が得られなくなる０例えば、数百ボルトの
耐圧を得る場合、空乏層は、数１０μｍから１００μｍ
程度にまで伸びる。これに対して溝（４）の幅がこれら
と同程度の場合、たとえ高い誘電率を有する部材によっ
て溝（４）を埋めたとしても、第１図に示す形状にある
限シ、前述の放電を回避することは困難である。
このような問題を解決するために、第３図に示す断面構
造を有するウェハが提案されている０しかし、このウェ
ハによると、溝（４）内の線Ａ−Ａ’でウェハを切断し
てチップを得ることになり、ＰＮ接合を被覆し、保護し
ている保験膜（５）が損傷される。従って、溝（４）の
幅は、第１図に示した溝（４）よシも数倍程度の幅にす
る必要が生じ、このため、前述したように多数のチップ
を効率よく得ることが困難となって、メクラ１プ歩留υ
の低下及び信頼性の低下をもたらす不都合がある。
造を有するウェハが提案されている０しかし、このウェ
ハによると、溝（４）内の線Ａ−Ａ’でウェハを切断し
てチップを得ることになり、ＰＮ接合を被覆し、保護し
ている保験膜（５）が損傷される。従って、溝（４）の
幅は、第１図に示した溝（４）よシも数倍程度の幅にす
る必要が生じ、このため、前述したように多数のチップ
を効率よく得ることが困難となって、メクラ１プ歩留υ
の低下及び信頼性の低下をもたらす不都合がある。
本発明は、従来の欠点を除去するためになされたもので
、限られた面積のウェハから効率よく多数のチップを得
ることができる高耐圧用の半導体装置を提供することを
目的とする。本発明は、また信頼性を高めることができ
る構造の溝を半導体の主表面に備えた高耐圧用の半導体
装置を提供することを目的とする。
、限られた面積のウェハから効率よく多数のチップを得
ることができる高耐圧用の半導体装置を提供することを
目的とする。本発明は、また信頼性を高めることができ
る構造の溝を半導体の主表面に備えた高耐圧用の半導体
装置を提供することを目的とする。
本発明の半導体装置は、半導体の主表面からＰＮ接合に
達する溝を備えた半導体装置の製造に際し、主表面に耐
エツチング性被膜を形成して部分的に除去した後、残っ
た被膜をマスクとしてエツチングを行なって溝を形、成
し、さらに上記被膜除去後全体を５〜１０μｍ程度エツ
チングするものである。すなわち、これによシ主表面と
溝の側面とが交叉する部分の角を削シ去りた形状にし、
電界が集中することによる放電を効果的に抑制する０ 〔発明の実施例〕 以下、本発明の一実施例としてダイオードについて図を
参照しながら詳細に説明する。
達する溝を備えた半導体装置の製造に際し、主表面に耐
エツチング性被膜を形成して部分的に除去した後、残っ
た被膜をマスクとしてエツチングを行なって溝を形、成
し、さらに上記被膜除去後全体を５〜１０μｍ程度エツ
チングするものである。すなわち、これによシ主表面と
溝の側面とが交叉する部分の角を削シ去りた形状にし、
電界が集中することによる放電を効果的に抑制する０ 〔発明の実施例〕 以下、本発明の一実施例としてダイオードについて図を
参照しながら詳細に説明する。
第４図は本発明のダイオードを得るためのウェハの断面
図を示したもので、各工程における断面図である。まず
、第４図（ＩＬ）に示すように、基板（７）の上へ順に
不純物層（８）及び酸化膜（９）が形成され、基板（７
）の下面にも酸化膜（１０）が形成される。この場合、
基板（１）は、Ｎ型のシリコンで形成される。
図を示したもので、各工程における断面図である。まず
、第４図（ＩＬ）に示すように、基板（７）の上へ順に
不純物層（８）及び酸化膜（９）が形成され、基板（７
）の下面にも酸化膜（１０）が形成される。この場合、
基板（１）は、Ｎ型のシリコンで形成される。
また、不純物層（８）は、周知の拡散技術によシボロン
、アルミニウム、ガリウムなどのＰ型不純物を拡散して
形成されたものである。更に、酸化膜（９）及び（１０
）は、以下で述べるように、エツチング処理においてマ
スク効果を有する、例えばシリコン酸化膜であシ、酸化
膜（９）には周知の写真蝕刻技術によシバターンが形成
されている。
、アルミニウム、ガリウムなどのＰ型不純物を拡散して
形成されたものである。更に、酸化膜（９）及び（１０
）は、以下で述べるように、エツチング処理においてマ
スク効果を有する、例えばシリコン酸化膜であシ、酸化
膜（９）には周知の写真蝕刻技術によシバターンが形成
されている。
第４図（ｂ）は、第１図のウエノ・に対してエツチング
処理を行ない、溝（１２）を形成し、酸化膜（９）及び
（１０）を除去したウェハを示す。溝（１２）は、酸化
膜（９）のパターンに対応しているが、このような溝（
１２）は、エツチング処理以外にも、例えばダイサーな
どの機械的な切削によってでも得られる。しかし、一般
的には、硝酸、弗酸を主成分とする混酸によるエツチン
グ処理が用いられ、このためのマスクとしては、前述の
シリコン酸化膜以外にアルミ蒸着膜、７オ■・レジスト
などを用いることもできる。
処理を行ない、溝（１２）を形成し、酸化膜（９）及び
（１０）を除去したウェハを示す。溝（１２）は、酸化
膜（９）のパターンに対応しているが、このような溝（
１２）は、エツチング処理以外にも、例えばダイサーな
どの機械的な切削によってでも得られる。しかし、一般
的には、硝酸、弗酸を主成分とする混酸によるエツチン
グ処理が用いられ、このためのマスクとしては、前述の
シリコン酸化膜以外にアルミ蒸着膜、７オ■・レジスト
などを用いることもできる。
次に、第４図（ｂ）に示すウェハに対して数１０秒から
１公租度（エツチング速度：５〜１０μｍ／分）でのエ
ツチング処理を行なう。これによって、第４図（ｂ）に
示す溝（１２）の側面と主表面とが交叉する部分（８ａ
）は、電界の集中をもたらすような角が除去されて、第
４図（ｃ）で示すように角のない丸みを有する。
１公租度（エツチング速度：５〜１０μｍ／分）でのエ
ツチング処理を行なう。これによって、第４図（ｂ）に
示す溝（１２）の側面と主表面とが交叉する部分（８ａ
）は、電界の集中をもたらすような角が除去されて、第
４図（ｃ）で示すように角のない丸みを有する。
次に、溝（１２）の表面に、例えばガラスから成る保護
膜（１３）を形成し、主表面の上、即ち不純物層（８）
の上及び基板（１）の裏面に電極層（１４）及び（１５
）をそれぞれ形成して、第４図（ｃ）に示すウェハを得
る。このウェハを線Ａ−Ａ’にそって切シ離すと、ダイ
オードを構成するチップが複数個得られる。
膜（１３）を形成し、主表面の上、即ち不純物層（８）
の上及び基板（１）の裏面に電極層（１４）及び（１５
）をそれぞれ形成して、第４図（ｃ）に示すウェハを得
る。このウェハを線Ａ−Ａ’にそって切シ離すと、ダイ
オードを構成するチップが複数個得られる。
第４図（ｃ）に示すウェハから明らかなように、角を除
去したことによって、放電を発生することなく溝（１２
）の幅を十分狭くすることが可能となシ、しかもチップ
を得るために、ウェハを保護膜（１３）で分割する不都
合もなくなる。この場合、溝（１２ンの幅は、ウェハの
抵抗率によって決定すれば良く、所望の耐圧を容易に得
ることができる。
去したことによって、放電を発生することなく溝（１２
）の幅を十分狭くすることが可能となシ、しかもチップ
を得るために、ウェハを保護膜（１３）で分割する不都
合もなくなる。この場合、溝（１２ンの幅は、ウェハの
抵抗率によって決定すれば良く、所望の耐圧を容易に得
ることができる。
ただし、溝（１２）の側面と主表面とが交叉する部分（
８＆）の曲率半径は大きい程、放電に対する耐圧性が良
くなるが、ウェハを過度にエツチングして不純物層（８
）を損傷しないように注意する必豊かある。従って、溝
（１２）の側面と主表面とが交叉する部分（８ａ）での
曲率半径は１５〜２０μｍ程度が好適である。
８＆）の曲率半径は大きい程、放電に対する耐圧性が良
くなるが、ウェハを過度にエツチングして不純物層（８
）を損傷しないように注意する必豊かある。従って、溝
（１２）の側面と主表面とが交叉する部分（８ａ）での
曲率半径は１５〜２０μｍ程度が好適である。
なお、実施例としてダイオードを説明したが、本発明は
ダイオードに限定されることなく、サイリスタ、トライ
アック及びトランジスタでも容易に実施できるのは明ら
かであシ、同一の効果が得られるものである。
ダイオードに限定されることなく、サイリスタ、トライ
アック及びトランジスタでも容易に実施できるのは明ら
かであシ、同一の効果が得られるものである。
以上のように、本発明によれば、半導体の主表面と溝の
側面とが交叉する部分で電界の集中が発生しないように
十分な丸みを持たせたことによって、溝の幅を十分に圧
縮することができ、単位面積当シのウェハから効率よく
多数のチップを得ることができ、溝の表面をガラス等で
被覆して保膜すれば、この溝でウェハを分割する必要も
ないので安定な保護膜が得られ、信頼性の高い高耐圧用
の半導体装置を容易に得ることができる効果がある。
側面とが交叉する部分で電界の集中が発生しないように
十分な丸みを持たせたことによって、溝の幅を十分に圧
縮することができ、単位面積当シのウェハから効率よく
多数のチップを得ることができ、溝の表面をガラス等で
被覆して保膜すれば、この溝でウェハを分割する必要も
ないので安定な保護膜が得られ、信頼性の高い高耐圧用
の半導体装置を容易に得ることができる効果がある。
第１図は従来のダイオードを得るウェハの断面図、第２
図は第１図に示す溝で発生した放￥はを示す図、第３図
は従来のダイオードを得るウエノ・の断面図、第４図は
本発明の一実施例である各工程におけるウェハの断面図
である。 （１） 、 （７）・・・・基板、（２） 、 （８）
・・・・不純物層、（３） 、（６） 、 （１４）
、 （１５）・・・・電極層、（４）。 （１２）・・・・溝、（５）、（１３）・・・・保躾膜
、（９）、（１Ｇ）・・・・酸化膜。 代理人 大 岩 増 雄 第１図 第３図 第２図 第４図 （０） １０ ７
図は第１図に示す溝で発生した放￥はを示す図、第３図
は従来のダイオードを得るウエノ・の断面図、第４図は
本発明の一実施例である各工程におけるウェハの断面図
である。 （１） 、 （７）・・・・基板、（２） 、 （８）
・・・・不純物層、（３） 、（６） 、 （１４）
、 （１５）・・・・電極層、（４）。 （１２）・・・・溝、（５）、（１３）・・・・保躾膜
、（９）、（１Ｇ）・・・・酸化膜。 代理人 大 岩 増 雄 第１図 第３図 第２図 第４図 （０） １０ ７
Claims (1)
- ＰＮ接合を有する半導体基板の主表面に耐エツチング性
被膜を形成する工程と、この耐エツチング性被膜を部分
的に除去する工程と、残った耐エツチング性被膜をマス
クとしてエツチング処理を行ない上記半導体基板にＰＮ
接合に達する溝を形成する工程と、耐エツチング性被膜
を除去した後全体を５〜１０μｍ程度エツチングする工
程とを含むことを特徴とする半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177666A JPS6068650A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177666A JPS6068650A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068650A true JPS6068650A (ja) | 1985-04-19 |
Family
ID=16034980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177666A Pending JPS6068650A (ja) | 1984-08-27 | 1984-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068650A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-08-27 JP JP59177666A patent/JPS6068650A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310122A (ja) * | 1987-05-27 | 1988-12-19 | シーメンス、アクチエンゲゼルシヤフト | ｎ型ドープ・シリコンの層又は基板に孔又は溝を形成する方法 |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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