JPH03245536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03245536A JPH03245536A JP2043225A JP4322590A JPH03245536A JP H03245536 A JPH03245536 A JP H03245536A JP 2043225 A JP2043225 A JP 2043225A JP 4322590 A JP4322590 A JP 4322590A JP H03245536 A JPH03245536 A JP H03245536A
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- substrate
- oxide film
- etching
- metal plate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P70/00—Cleaning of wafers, substrates or parts of devices
- H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H10P70/15—Cleaning before device manufacture, i.e. Begin-Of-Line process by wet cleaning only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/141—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being on at least the sidewalls of the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、逆阻止三端子サイリスタ（以下ＳＣＲとい
う）などの半導体装置の製造方法に関する。
う）などの半導体装置の製造方法に関する。
〔従来の技術〕
ＳＣＨなどの半導体装置では、半導体基板に複数のｐｎ
接合が形成され、これらのｐｎ接合のうち少なくとも１
つが半導体基板の側面に露出する。
接合が形成され、これらのｐｎ接合のうち少なくとも１
つが半導体基板の側面に露出する。
このように、ｐｎ接合が半導体基板の側面に露出すると
、ｐｎ接合の露出部分における電界集中が原因となって
素子の耐圧低下を招くため、ｐｎ接合が露出した半導体
基板の側面をベベル構造に加工することが行われている
。
、ｐｎ接合の露出部分における電界集中が原因となって
素子の耐圧低下を招くため、ｐｎ接合が露出した半導体
基板の側面をベベル構造に加工することが行われている
。
第３図は従来の製造方法により製造されたダブルポジテ
ィブベベル構造を有するＳＣＨの断面図であり、以下に
第２図を参照してＳＣＲの製造の各工程について説明す
る。
ィブベベル構造を有するＳＣＨの断面図であり、以下に
第２図を参照してＳＣＲの製造の各工程について説明す
る。
まず、シリコン（Ｓｉ）基板１にｐｎｐｎ接合が形成さ
れたのち、Ｓｉ基板１の周端部がカットされる。これに
よって、ｐｎｐｎ接合を構成する３個のｐｎ接合のうち
の２個のｐｎ接合がＳｉ基板１の側面に露出する。
れたのち、Ｓｉ基板１の周端部がカットされる。これに
よって、ｐｎｐｎ接合を構成する３個のｐｎ接合のうち
の２個のｐｎ接合がＳｉ基板１の側面に露出する。
そして、アルミニウム層２を用いたろう付けにより、Ｓ
ｉ基板１がモリブデン（Ｍ ｏ ）或いはタングステン
（Ｗ）からなる金属板３の上面に固着される。この金属
板３は、アノード電極板と熱補償板とのそれぞれの機能
を兼用している。次に、Ｓｉ基板１の上面に選択的にゲ
ート電極層４ａ及びカソード電極層４ｂが形成されたの
ち、サンドブラストにより、ｐｎ接合が露出したＳｉ基
板１の側面がダブルポジティブベベル構造に加工される
。
ｉ基板１がモリブデン（Ｍ ｏ ）或いはタングステン
（Ｗ）からなる金属板３の上面に固着される。この金属
板３は、アノード電極板と熱補償板とのそれぞれの機能
を兼用している。次に、Ｓｉ基板１の上面に選択的にゲ
ート電極層４ａ及びカソード電極層４ｂが形成されたの
ち、サンドブラストにより、ｐｎ接合が露出したＳｉ基
板１の側面がダブルポジティブベベル構造に加工される
。
このベベル構造の加工の際に％Ｓｉ基板１の側面に多数
の微小な損傷部たとえばひび クラック等が生じるため
、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）とを混合したエッ
チャントを用いてＳｉ基板１の側面をスピンエッチする
。このエツチングによってＳｉ基板１の側面が約２０μ
ｍ除去されて損傷部が取り除かれ、Ｓｉ基板１の側面が
平滑化されると同時に清浄化される。
の微小な損傷部たとえばひび クラック等が生じるため
、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）とを混合したエッ
チャントを用いてＳｉ基板１の側面をスピンエッチする
。このエツチングによってＳｉ基板１の側面が約２０μ
ｍ除去されて損傷部が取り除かれ、Ｓｉ基板１の側面が
平滑化されると同時に清浄化される。
その後、純水によりＳｉ基板１の側面が洗浄され、アセ
トンなどの有機溶剤による脱水乾燥が行われる。そのの
ち、Ｓｉ基板１の側面に保護用のフェスコーティング層
５及びシリコーンゴム等からなる絶縁層６が形成される
。そして、パッケージング工程等を経てダブルポジティ
ブベベル構造を有するＳＣＲが得られる。
トンなどの有機溶剤による脱水乾燥が行われる。そのの
ち、Ｓｉ基板１の側面に保護用のフェスコーティング層
５及びシリコーンゴム等からなる絶縁層６が形成される
。そして、パッケージング工程等を経てダブルポジティ
ブベベル構造を有するＳＣＲが得られる。
ところで近年、電力用半導体装置の分野において、耐圧
が数千ボルトにも及ぶ半導体装置が開発されている。こ
のため、半導体装置の耐圧性と信朝性との向上が特に重
要となっている。ところが、上記のような従来の製造方
法によって得られる半導体装置の場合、高電界下におけ
る一１圧劣化が生じるという問題点がある。
が数千ボルトにも及ぶ半導体装置が開発されている。こ
のため、半導体装置の耐圧性と信朝性との向上が特に重
要となっている。ところが、上記のような従来の製造方
法によって得られる半導体装置の場合、高電界下におけ
る一１圧劣化が生じるという問題点がある。
すなわち、ベベル構造に加工されたＳｉ基板１の側面を
エツチングする際に、Ｍｏ、Ｗ等の金属板３も同時にエ
ツチングされる。このため、第２図に示すように、これ
らＭｏ、Ｗ等の重金属を多量に含む酸化膜７がＳｉ基板
１の側面に付着形成される。この現象の発生はすでによ
く知られている。そして、ｐｎ接合の露出表面がこのよ
うな酸化膜７によって被覆されると、酸化膜７中の重金
属を介した漏れ電流が増大する。その結果、前述したよ
うな高電界下での素子の耐圧劣化を生じるという問題が
生じるのである。
エツチングする際に、Ｍｏ、Ｗ等の金属板３も同時にエ
ツチングされる。このため、第２図に示すように、これ
らＭｏ、Ｗ等の重金属を多量に含む酸化膜７がＳｉ基板
１の側面に付着形成される。この現象の発生はすでによ
く知られている。そして、ｐｎ接合の露出表面がこのよ
うな酸化膜７によって被覆されると、酸化膜７中の重金
属を介した漏れ電流が増大する。その結果、前述したよ
うな高電界下での素子の耐圧劣化を生じるという問題が
生じるのである。
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体基板の側面にｐｎ接合が露出した半
導体装置の耐圧劣化を防止し、信頼性の向上を図れるよ
うにすることを目的とする。
れたもので、半導体基板の側面にｐｎ接合が露出した半
導体装置の耐圧劣化を防止し、信頼性の向上を図れるよ
うにすることを目的とする。
この発明の第１の構成に係る半導体装置の製造方法は、
少なくとも１つのｐｎ接合を有し側面に前記ｐｎ接合が
露出した半導体基板の一主面を金属板の上面に固着する
工程と、前記金属板に固着した前記半導体基板の側面を
エツチングする工程と、前記エツチングの際に前記半導
体基板の側面に生じる酸化膜を除去する工程と、前記酸
化膜を除去した前記半導体基板の側面を保護膜により被
覆する工程とを含むことを特徴としている。
少なくとも１つのｐｎ接合を有し側面に前記ｐｎ接合が
露出した半導体基板の一主面を金属板の上面に固着する
工程と、前記金属板に固着した前記半導体基板の側面を
エツチングする工程と、前記エツチングの際に前記半導
体基板の側面に生じる酸化膜を除去する工程と、前記酸
化膜を除去した前記半導体基板の側面を保護膜により被
覆する工程とを含むことを特徴としている。
また、この発明の第２の構成では、少なくとも１つのｐ
ｎ接合を有し側面に前記ｐｎ接合が露出した半導体基板
の一主面を、前記半導体基板よりも大きな径を有する金
属板の上面に固着する工程と、前記金属板の上面の肩部
分を除去し、それによって前記金属板の上面周縁にステ
ップ構造を形成する工程と、前記ステップ構造上に耐エ
ツチング性のマスク層を形成する工程と、前記金属板上
に固着した前記半導体基板の側面をエツチングする工程
と、前記エツチングの際に前記半導体基板の側面に生じ
る酸化膜を除去する工程と、前記マスク層を除去する工
程と、前記酸化膜を除去した前記半導体基板の側面を保
護膜により被覆する工構造を有する半導体装置に着目し
ており、少なくとも１つのｐｎ接合を有し側面に前記ｐ
ｎ接合が露出した半導体基板の第１の主面を金属板の上
面にろう付けする工程と、前記半導体基板の第２の主面
上に選択的に電極層を形成する工程と、前記半導体基板
の側面を傾斜付に加工する工程と、傾斜付に加工した前
記半導体基板の側面をエツチングする工程と、前記エツ
チングの際に前記半導体基板の側面に生じる酸化膜を除
去する工程と、前記酸化膜を除去した前記半導体基板の
側面を保護膜により被覆する工程とを含む。
ｎ接合を有し側面に前記ｐｎ接合が露出した半導体基板
の一主面を、前記半導体基板よりも大きな径を有する金
属板の上面に固着する工程と、前記金属板の上面の肩部
分を除去し、それによって前記金属板の上面周縁にステ
ップ構造を形成する工程と、前記ステップ構造上に耐エ
ツチング性のマスク層を形成する工程と、前記金属板上
に固着した前記半導体基板の側面をエツチングする工程
と、前記エツチングの際に前記半導体基板の側面に生じ
る酸化膜を除去する工程と、前記マスク層を除去する工
程と、前記酸化膜を除去した前記半導体基板の側面を保
護膜により被覆する工構造を有する半導体装置に着目し
ており、少なくとも１つのｐｎ接合を有し側面に前記ｐ
ｎ接合が露出した半導体基板の第１の主面を金属板の上
面にろう付けする工程と、前記半導体基板の第２の主面
上に選択的に電極層を形成する工程と、前記半導体基板
の側面を傾斜付に加工する工程と、傾斜付に加工した前
記半導体基板の側面をエツチングする工程と、前記エツ
チングの際に前記半導体基板の側面に生じる酸化膜を除
去する工程と、前記酸化膜を除去した前記半導体基板の
側面を保護膜により被覆する工程とを含む。
さらに、第４の構成の製造方法では、第３の構成におい
て前記酸化膜を除去する工程が、実質的にＨＦ：Ｈ２Ｏ
−１：４の混合比を有する希フッ酸によって前記酸化膜
をエツチングする工程を含んでいる。
て前記酸化膜を除去する工程が、実質的にＨＦ：Ｈ２Ｏ
−１：４の混合比を有する希フッ酸によって前記酸化膜
をエツチングする工程を含んでいる。
この発明の第１の構成においては、ｐｎ接合が露出した
半導体基板の側面をエツチングしたのち、エツチングに
よって生じた酸化膜を除去するため、従来のようにｐｎ
接合の露出表面が重金属等を含む酸化膜により被覆され
ることが防止される。このため、耐圧劣化の原因となる
酸化膜中の重金属等を介した漏れ電流が抑制される。
半導体基板の側面をエツチングしたのち、エツチングに
よって生じた酸化膜を除去するため、従来のようにｐｎ
接合の露出表面が重金属等を含む酸化膜により被覆され
ることが防止される。このため、耐圧劣化の原因となる
酸化膜中の重金属等を介した漏れ電流が抑制される。
特に、第２の構成にかかる製造方法のように、金属板の
肩部分を除去してステップ構造を形成し、その上にマス
ク層を設けた後にエツチングを行なえば、金属板のエツ
チング量が減少し、酸化膜中に混入する金属の量目体を
低下させることができる。
肩部分を除去してステップ構造を形成し、その上にマス
ク層を設けた後にエツチングを行なえば、金属板のエツ
チング量が減少し、酸化膜中に混入する金属の量目体を
低下させることができる。
また、第３の構成では、ｐｎ接合が露出した半導体基板
の側面を傾斜付に加工する半導体装置において、傾斜付
に加工した半導体基板の側面をエツチングしたのち、エ
ツチングによって生じる酸化膜を除去することによって
、耐圧劣化の防止が図れる。
の側面を傾斜付に加工する半導体装置において、傾斜付
に加工した半導体基板の側面をエツチングしたのち、エ
ツチングによって生じる酸化膜を除去することによって
、耐圧劣化の防止が図れる。
上記酸化膜の除去はエツチングによって行なうことが好
ましく、特に、この発明の第４の構成で特定されている
エッチャントか最も適当である。
ましく、特に、この発明の第４の構成で特定されている
エッチャントか最も適当である。
第１Ａ図から第１Ｍ図はこの発明の半導体装置の製造方
法をダブルポジティブベベル構造を有するＳＣＲに適用
した一実施例を示し、以下に各工程について説明する。
法をダブルポジティブベベル構造を有するＳＣＲに適用
した一実施例を示し、以下に各工程について説明する。
まず、第１Ａ図に示すように、半導体基板としてのＳｉ
基板８にガリウム（Ｇａ）、 リン（Ｐ）等が適宜拡
散されてｐｎｐｎ接合が形成される。
基板８にガリウム（Ｇａ）、 リン（Ｐ）等が適宜拡
散されてｐｎｐｎ接合が形成される。
そして、Ｓｉ基板８の周端部がカットされ、ｐｎｐｎ接
合を構成する３個のｐｎ接合のうちの２個のｐｎ接合が
、Ｓｉ基板８の側面２０に露出する。
合を構成する３個のｐｎ接合のうちの２個のｐｎ接合が
、Ｓｉ基板８の側面２０に露出する。
次に、第１Ｂ図に示すように、アルミニウム層９を用い
たろう付けにより、Ｍｏ或いはＷからなるアノード電極
及び熱補償兼用の金属板１０の上面に、Ｓｉ基板８の上
側主面２１が固着される。
たろう付けにより、Ｍｏ或いはＷからなるアノード電極
及び熱補償兼用の金属板１０の上面に、Ｓｉ基板８の上
側主面２１が固着される。
より具体的には、アルミニウム層９がＳｉ基板８と反応
してＡ、Ｑ−３ｉ共品合金となり、この合金が金属板１
０の上面をぬらすことによって、Ｓｉ基板８と金属板１
０とが接合される。その後、第１Ｃ図に示すように、蒸
着法或いはスパッタリング法によりＳｉ基板８の上側主
面２２上に選択的にアルミニウム等からなるゲート電極
層１１ａ及びカソード電極層１１ｂが形成される。
してＡ、Ｑ−３ｉ共品合金となり、この合金が金属板１
０の上面をぬらすことによって、Ｓｉ基板８と金属板１
０とが接合される。その後、第１Ｃ図に示すように、蒸
着法或いはスパッタリング法によりＳｉ基板８の上側主
面２２上に選択的にアルミニウム等からなるゲート電極
層１１ａ及びカソード電極層１１ｂが形成される。
さらに、第１Ｄ図に示すように、金属板１０の上部周端
の肩部分１０ａがバイト切削により除去される。この肩
部分１０ａの除去は、その後のエツチング工程の便宜の
ために行なわれる。そののち、第１Ｅ図に示すように、
前述したバイト切削工程における切削誤差を補償して上
下方向の芯■しすなわち中心合わせを行うために、Ｓｉ
基板８の側面２０がサンドブラストによって研摩される
。
の肩部分１０ａがバイト切削により除去される。この肩
部分１０ａの除去は、その後のエツチング工程の便宜の
ために行なわれる。そののち、第１Ｅ図に示すように、
前述したバイト切削工程における切削誤差を補償して上
下方向の芯■しすなわち中心合わせを行うために、Ｓｉ
基板８の側面２０がサンドブラストによって研摩される
。
その後、第１Ｆ図に示すように、研摩されたＳｉ基板８
の側面２０がサンドブラストによりダブルポジティブベ
ベル構造２３に加工される。
の側面２０がサンドブラストによりダブルポジティブベ
ベル構造２３に加工される。
サンドブラストによりこのようなベベリングを行うと、
Ｓｉ基板８の側面２０に多数の損傷部１２が生じる。ま
た、アルミニウム層９の露出した表面や、上述した切削
によって金属板１０の肩部分に形成されたステップ構造
１０ｂの表面はサンドブラストによる砂などの付着によ
って汚染され、汚染物層１３が形成される。
Ｓｉ基板８の側面２０に多数の損傷部１２が生じる。ま
た、アルミニウム層９の露出した表面や、上述した切削
によって金属板１０の肩部分に形成されたステップ構造
１０ｂの表面はサンドブラストによる砂などの付着によ
って汚染され、汚染物層１３が形成される。
そこで、まずこの汚染物層１３を金属板１０の表面層と
ともに除去するために、第１Ｇ図に示すように、Ｓｉ基
板８の上側主面２２上にエツチング保護用のマスク層１
４が形成される。そののち、第１Ｈ図に示すように、Ｈ
ＮＯ３とＨ２Ｏとを１：］の混合比で混合したエッチャ
ントを用いたエツチングにより、金属板１０（Ｍｏある
いはＷ）の表面層とともに汚染物層１３を除去する。上
記エッチャントはＳｉを浸食しないため、Ｓｉ基板８の
表面はエッチされずに残る。そして、マスク層１４が取
り除かれて水洗される。
ともに除去するために、第１Ｇ図に示すように、Ｓｉ基
板８の上側主面２２上にエツチング保護用のマスク層１
４が形成される。そののち、第１Ｈ図に示すように、Ｈ
ＮＯ３とＨ２Ｏとを１：］の混合比で混合したエッチャ
ントを用いたエツチングにより、金属板１０（Ｍｏある
いはＷ）の表面層とともに汚染物層１３を除去する。上
記エッチャントはＳｉを浸食しないため、Ｓｉ基板８の
表面はエッチされずに残る。そして、マスク層１４が取
り除かれて水洗される。
つぎに、Ｓｉ基板８の側面の損傷部１２を除去するため
に、第１Ｉ図に示すように、Ｓｉ基板８の上側主面２２
及び切削された金属板１０のステップ構造１０ｂの表面
に、樹脂からなるエツチング保護用のマスク層１５が形
成される。これは、従来技術の問題点として述べられた
状況に対処するため、次のエツチング工程において、金
属板〕０を形成するＭｏあるいはＷのエツチング量を極
力減らすために設けられる耐エツチング性のマスクであ
る。そして、Ｉ（ＦとＨＮＯ３とを３；７の混合比で混
合したエッチャントを用いてＳｉ基板８の側面２０をス
ピンエッチする。それによってＳｉ基板８の側面２０が
約２０μｍ除去されて損傷部１２が取り除かれ、Ｓｉ基
板８の側面２０が平滑化されると同時に清浄化される。
に、第１Ｉ図に示すように、Ｓｉ基板８の上側主面２２
及び切削された金属板１０のステップ構造１０ｂの表面
に、樹脂からなるエツチング保護用のマスク層１５が形
成される。これは、従来技術の問題点として述べられた
状況に対処するため、次のエツチング工程において、金
属板〕０を形成するＭｏあるいはＷのエツチング量を極
力減らすために設けられる耐エツチング性のマスクであ
る。そして、Ｉ（ＦとＨＮＯ３とを３；７の混合比で混
合したエッチャントを用いてＳｉ基板８の側面２０をス
ピンエッチする。それによってＳｉ基板８の側面２０が
約２０μｍ除去されて損傷部１２が取り除かれ、Ｓｉ基
板８の側面２０が平滑化されると同時に清浄化される。
このとき、金属板１０の肩部分がステップ構造１０ｂと
なっていることにより、マスク層１５がエツチングの障
壁になることもなく、均一にＳｉ基板８の側面をエツチ
ングすることができる。
なっていることにより、マスク層１５がエツチングの障
壁になることもなく、均一にＳｉ基板８の側面をエツチ
ングすることができる。
ところで、上記マスク層１５を用いてステップ構造１０
ｂの表面をマスキングしても、金属板１０やアルミニウ
ム層９の表面を完全に覆うことはてきない。このため、
８１基板８の側面の下方においてアルミニウム層９や金
属板１０の一部が露出した状態となっており、Ｓｉ基板
８の側面２０のエツチングと同時に、露出したアルミニ
ウム層９やその下方の金属板１０もエツチングされる。
ｂの表面をマスキングしても、金属板１０やアルミニウ
ム層９の表面を完全に覆うことはてきない。このため、
８１基板８の側面の下方においてアルミニウム層９や金
属板１０の一部が露出した状態となっており、Ｓｉ基板
８の側面２０のエツチングと同時に、露出したアルミニ
ウム層９やその下方の金属板１０もエツチングされる。
このため、第１Ｊ図に示すように、Ｓｉ基板８の側面２
０に、Ａ９や金属板１０の材質であるＭ。
０に、Ａ９や金属板１０の材質であるＭ。
Ｗなとの重金属を含む酸化膜］６が付着形成さる。
既述したように、酸化膜１６を放置した場合には、それ
が高電界下における素子の耐圧劣化の原因となる。
が高電界下における素子の耐圧劣化の原因となる。
そこで、耐圧劣化の原因となる酸化膜１６を除去するた
めに、実質的にＨＦ：Ｈ２Ｏ−１：４の混合比で希釈し
た希フッ酸中にＳｉ基板８及び金属板１０全体が浸漬さ
れる。この希フッ酸によって酸化膜１６はウェットエッ
チされ、第１Ｋ図に示す状態が得られる。
めに、実質的にＨＦ：Ｈ２Ｏ−１：４の混合比で希釈し
た希フッ酸中にＳｉ基板８及び金属板１０全体が浸漬さ
れる。この希フッ酸によって酸化膜１６はウェットエッ
チされ、第１Ｋ図に示す状態が得られる。
その後、第１Ｌ図に示すように、マスク層１５が除去さ
れ、全体が純水で洗浄されたのち、アセトンなどの有機
溶剤による脱水乾燥が行われる。
れ、全体が純水で洗浄されたのち、アセトンなどの有機
溶剤による脱水乾燥が行われる。
そして、第１Ｍ図に示すように、Ｓｉ基板８の側面２０
上に保護膜としてワニスコーティング層１７及びシリコ
ーンゴムなどからなる絶縁層１８が形成される。その後
、パッケージング工程等を経てダブルポジティブベベル
構造を有するＳＣＲが得られる。
上に保護膜としてワニスコーティング層１７及びシリコ
ーンゴムなどからなる絶縁層１８が形成される。その後
、パッケージング工程等を経てダブルポジティブベベル
構造を有するＳＣＲが得られる。
このように、重金属等を含む酸化膜１６を除去する工程
を設け、その後ワニスコーティング層１７及び絶縁層１
８を形成することにより、酸化膜１６中の重金属等を介
した漏れ電流をなくすことができる。その結果、高電界
下での耐圧劣化を防止することが可能となり、信頼性の
向上を図ることができる。
を設け、その後ワニスコーティング層１７及び絶縁層１
８を形成することにより、酸化膜１６中の重金属等を介
した漏れ電流をなくすことができる。その結果、高電界
下での耐圧劣化を防止することが可能となり、信頼性の
向上を図ることができる。
なお、上記実施例では、半導体基板をＳｉ基板とした場
合について説明したが、特にＳｉに限るものではなく
、Ｇ ａ Ａ ｓなどの他の半導体を用いた場合であっ
ても、この発明を同様に実施することができる。
合について説明したが、特にＳｉに限るものではなく
、Ｇ ａ Ａ ｓなどの他の半導体を用いた場合であっ
ても、この発明を同様に実施することができる。
また、酸化膜１−６の除去の際に、混合比１：４（−Ｈ
Ｆ ： Ｈ２Ｏ）の希フッ酸を用いたが、これに限らず
、ＨＦのみ、或いは（ＨＦ＋ＮＨ４Ｆ＋Ｈ２０）をエッ
チャントとして用いてもよい。さらに、スピンエツチン
グにより酸化膜１６を除去してもよい。
Ｆ ： Ｈ２Ｏ）の希フッ酸を用いたが、これに限らず
、ＨＦのみ、或いは（ＨＦ＋ＮＨ４Ｆ＋Ｈ２０）をエッ
チャントとして用いてもよい。さらに、スピンエツチン
グにより酸化膜１６を除去してもよい。
さらに、ダブルポジティブベベル構造以外のベベル構造
（一般には傾斜付構造）を有する半導体装置についても
この発明が適用できる。また、ベベル構造を持たない場
合、たとえば第２図のように、Ｓｉ基板８の側面が垂直
に切っである場合であっても、エツチングに伴なって半
導体基板の側面に金属元素を含む酸化膜が形成されてし
まうような状況全般にこの発明を利用可能である。
（一般には傾斜付構造）を有する半導体装置についても
この発明が適用できる。また、ベベル構造を持たない場
合、たとえば第２図のように、Ｓｉ基板８の側面が垂直
に切っである場合であっても、エツチングに伴なって半
導体基板の側面に金属元素を含む酸化膜が形成されてし
まうような状況全般にこの発明を利用可能である。
以上のように、請求項１の発明によれば、ｐｎ接合が露
出した半導体基板の側面をエツチングしたのち、エツチ
ングによって生じた酸化膜を除去するため、従来のよう
にｐｎ接合の露出表面が重金属等を含む酸化膜により被
覆されること一防止できる。このため、酸化膜中の重金
属等を介した翻れ電流が防止され、信頼性の優れた高耐
圧の半導体装置を得することが可能となる。
出した半導体基板の側面をエツチングしたのち、エツチ
ングによって生じた酸化膜を除去するため、従来のよう
にｐｎ接合の露出表面が重金属等を含む酸化膜により被
覆されること一防止できる。このため、酸化膜中の重金
属等を介した翻れ電流が防止され、信頼性の優れた高耐
圧の半導体装置を得することが可能となる。
請求項２の発明では、金属板の肩部分を除去して得られ
たステップ構造上にマスク層を設けた後にエツチングを
実行するため、金属板のエツチング量が減少し、酸化膜
中に混入する金属元素の量を低下させることができる。
たステップ構造上にマスク層を設けた後にエツチングを
実行するため、金属板のエツチング量が減少し、酸化膜
中に混入する金属元素の量を低下させることができる。
このため、酸化膜の除去が仮に不十分であっても、漏れ
電流を実質的に防止可能である。また、このマスク層は
半導体基板の側面より下の位置に存在するため、半導体
基板のエツチングの障害とはならない。
電流を実質的に防止可能である。また、このマスク層は
半導体基板の側面より下の位置に存在するため、半導体
基板のエツチングの障害とはならない。
一方、請求項３の発明では、ｐｎ接合か露出した半導体
基板の側面を傾斜付に加工する半導体装置を対象として
、傾斜付に加工した半導体基板の側面をエツチングする
ことによって生じる酸化膜を除去することによって、耐
圧劣化を防止できるため、サイリスタ等の傾斜側面を有
する高耐圧の半導体装置の製造において極めて有効であ
る。
基板の側面を傾斜付に加工する半導体装置を対象として
、傾斜付に加工した半導体基板の側面をエツチングする
ことによって生じる酸化膜を除去することによって、耐
圧劣化を防止できるため、サイリスタ等の傾斜側面を有
する高耐圧の半導体装置の製造において極めて有効であ
る。
特に請求項４記載の発明のように、実質的にＨＦ：Ｈ２
Ｏ−１：４の希フッ酸を用いて酸化膜をエツチングすれ
ば、酸化膜の除去を効率的に行なうことかできる。
Ｏ−１：４の希フッ酸を用いて酸化膜をエツチングすれ
ば、酸化膜の除去を効率的に行なうことかできる。
第１Ａ図から第１Ｍ図はこの発明の半導体装置の製造方
法の一実施例の各工程を示す断面図、第２図はこの発明
が適用される半導体装置の他の構造を示す断面図、第３
図は従来の半導体装置の製造方法により製造された半導
体装置の断面図である。 図において、８はＳｉ基板、１０は金属板、１０ａは肩
部分、１０ｂはステップ構造、１１ａはケート電極層、
ｌｌｂはカソード電極層、１６は酸化膜、１７はワニス
コーティング層、１８は絶縁層である。 なお、各図中同一符号は同一または相当部分を示す。
法の一実施例の各工程を示す断面図、第２図はこの発明
が適用される半導体装置の他の構造を示す断面図、第３
図は従来の半導体装置の製造方法により製造された半導
体装置の断面図である。 図において、８はＳｉ基板、１０は金属板、１０ａは肩
部分、１０ｂはステップ構造、１１ａはケート電極層、
ｌｌｂはカソード電極層、１６は酸化膜、１７はワニス
コーティング層、１８は絶縁層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）少なくとも１つのｐｎ接合を有し側面に前記ｐｎ
接合が露出した半導体基板の一主面を金属板の上面に固
着する工程と、 前記金属板に固着した前記半導体基板の側面をエッチン
グする工程と、 前記エッチングの際に前記半導体基板の側面に生じる酸
化膜を除去する工程と、 前記酸化膜を除去した前記半導体基板の側面を保護膜に
より被覆する工程と を含むことを特徴とする半導体装置の製造方法。 - （２）少なくとも１つのｐｎ接合を有し側面に前記ｐｎ
接合が露出した半導体基板の一主面を、前記半導体基板
よりも大きな径を有する金属板の上面に固着する工程と
、 前記金属板の上面の肩部分を除去し、それによって前記
金属板の上面周縁にステップ構造を形成する工程と、 前記ステップ構造上に耐エッチング性のマスク層を形成
する工程と、 前記金属板上に固着した前記半導体基板の側面をエッチ
ングする工程と、 前記エッチングの際に前記半導体基板の側面に生じる酸
化膜を除去する工程と、 前記マスク層を除去する工程と、 前記酸化膜を除去した前記半導体基板の側面を保護膜に
より被覆する工程と を含むことを特徴とする半導体装置の製造方法。 - （３）少なくとも１つのｐｎ接合を有し側面に前記ｐｎ
接合が露出した半導体基板の第１の主面を金属板の上面
にろう付けする工程と、 前記半導体基板の第２の主面上に選択的に電極層を形成
する工程と、 前記半導体基板の側面を傾斜付に加工する工程と、 傾斜付に加工した前記半導体基板の側面をエッチングす
る工程と、 前記エッチングの際に前記半導体基板の側面に生じる酸
化膜を除去する工程と、 前記酸化膜を除去した前記半導体基板の側面を保護膜に
より被覆する工程と を含むことを特徴とする半導体装置の製造方法。 - （４）請求項３記載の製造方法において、 前記酸化膜を除去する工程が、 実質的にＨＦ：Ｈ＿２Ｏ＝１：４の混合比を有する希フ
ッ酸によって前記酸化膜をエッチングする工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043225A JPH07118534B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体装置の製造方法 |
| US07/651,012 US5100809A (en) | 1990-02-22 | 1991-02-05 | Method of manufacturing semiconductor device |
| DE4104938A DE4104938C2 (de) | 1990-02-22 | 1991-02-18 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| FR9102111A FR2658662B1 (fr) | 1990-02-22 | 1991-02-21 | Procede de fabrication d'un dispositif semiconducteur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043225A JPH07118534B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245536A true JPH03245536A (ja) | 1991-11-01 |
| JPH07118534B2 JPH07118534B2 (ja) | 1995-12-18 |
Family
ID=12657971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043225A Expired - Lifetime JPH07118534B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5100809A (ja) |
| JP (1) | JPH07118534B2 (ja) |
| DE (1) | DE4104938C2 (ja) |
| FR (1) | FR2658662B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344794A (en) * | 1993-03-31 | 1994-09-06 | Siemens Components, Inc. | Method of making a semiconductor chip |
| JPH07111254A (ja) * | 1993-10-12 | 1995-04-25 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
| US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1229650B (de) * | 1963-09-30 | 1966-12-01 | Siemens Ag | Verfahren zum Herstellen eines Halbleiter-bauelementes mit pn-UEbergang nach der Planar-Diffusionstechnik |
| US3597269A (en) * | 1969-09-30 | 1971-08-03 | Westinghouse Electric Corp | Surfce stabilization of semiconductor power devices and article |
| US3852876A (en) * | 1973-01-02 | 1974-12-10 | Gen Electric | High voltage power transistor and method for making |
| US3909321A (en) * | 1973-11-05 | 1975-09-30 | Int Rectifier Corp | Control of diffusion profiles in a thyristor by a grown oxide layer |
| DE2853797A1 (de) * | 1978-12-13 | 1980-06-26 | Siemens Ag | Verfahren zum verhindern von ladungstraeger-inversionsschichten in halbleiterkoerpern |
| DE2922005A1 (de) * | 1979-05-30 | 1980-12-04 | Siemens Ag | Halbleiterbauelement mit passiviertem halbleiterkoerper |
| US4388635A (en) * | 1979-07-02 | 1983-06-14 | Hitachi, Ltd. | High breakdown voltage semiconductor device |
| JPS567475A (en) * | 1979-07-02 | 1981-01-26 | Hitachi Ltd | Semiconductor device |
| JPS5776874A (en) * | 1980-10-31 | 1982-05-14 | Toyo Electric Mfg Co Ltd | Semiconductor element |
| SE8306663L (sv) * | 1982-12-08 | 1984-06-09 | Int Rectifier Corp | Forfarande for framstellning av halvledaranordning |
| US4638553A (en) * | 1982-12-08 | 1987-01-27 | International Rectifier Corporation | Method of manufacture of semiconductor device |
| JPS61158171A (ja) * | 1984-12-28 | 1986-07-17 | Toshiba Corp | 半導体装置 |
| JPH0682833B2 (ja) * | 1985-02-08 | 1994-10-19 | 株式会社東芝 | サイリスタの製造方法 |
| JPS6289358A (ja) * | 1985-10-16 | 1987-04-23 | Toshiba Corp | 半導体装置 |
| JPS6445168A (en) * | 1987-08-13 | 1989-02-17 | Toyoda Automatic Loom Works | Manufacture of high breakdown voltage semiconductor element |
| US4885056A (en) * | 1988-09-02 | 1989-12-05 | Motorola Inc. | Method of reducing defects on semiconductor wafers |
| JPH1152668A (ja) * | 1997-07-31 | 1999-02-26 | Ricoh Co Ltd | 帯電装置 |
-
1990
- 1990-02-22 JP JP2043225A patent/JPH07118534B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-05 US US07/651,012 patent/US5100809A/en not_active Expired - Lifetime
- 1991-02-18 DE DE4104938A patent/DE4104938C2/de not_active Expired - Fee Related
- 1991-02-21 FR FR9102111A patent/FR2658662B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2658662A1 (fr) | 1991-08-23 |
| DE4104938A1 (de) | 1991-09-05 |
| JPH07118534B2 (ja) | 1995-12-18 |
| FR2658662B1 (fr) | 1993-12-17 |
| US5100809A (en) | 1992-03-31 |
| DE4104938C2 (de) | 1994-10-20 |
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