JPS6068714A - 遅延回路 - Google Patents
遅延回路Info
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- JPS6068714A JPS6068714A JP58176279A JP17627983A JPS6068714A JP S6068714 A JPS6068714 A JP S6068714A JP 58176279 A JP58176279 A JP 58176279A JP 17627983 A JP17627983 A JP 17627983A JP S6068714 A JPS6068714 A JP S6068714A
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- JP
- Japan
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- pulse
- circuit
- output
- voltage
- delay
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00045—DC voltage control of a capacitor or of the coupling of a capacitor as a load
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- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
-
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- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00228—Layout of the delay element having complementary input and output signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、種々の論理回路などに使用される遅延回路に
関するものである。
関するものである。
最近、論理回路の高速化、高精度化に伴ない、そのタイ
ミング精度が重要な課題となっている。
ミング精度が重要な課題となっている。
しかしながら、回路に用いられている個々の部品の特性
、配線長または配線浮遊容量などにば「ばらつき」があ
るので、信号のタイミングが必ずしも所望の値とならな
い。このため、信号の経路に遅延回路を挿入し、その遅
延量を回路ごとに変えて所望のタイミングに合わせる必
要がある。
、配線長または配線浮遊容量などにば「ばらつき」があ
るので、信号のタイミングが必ずしも所望の値とならな
い。このため、信号の経路に遅延回路を挿入し、その遅
延量を回路ごとに変えて所望のタイミングに合わせる必
要がある。
第１図は、従来の遅延回路の一例のブロック図であって
、上記の目的に対する可変のものである。
、上記の目的に対する可変のものである。
この回路は、コンパレーク機能を持つバッファアンプＩ
ＣＩ、ＩＣ２０間に、抵抗ＲＩＡＩ几Ｂと可変容量ダイ
オードＤｖｃ＾、Ｄｖｃｎ とからなるＣＲ積分回路を
有し、可変容量ダイオードＤ ｖｃｈ ＋ＴＪＶＣＢの
バイアス電圧ＶｎＯ値を変えることにより、遅延時間を
制御するものである。
ＣＩ、ＩＣ２０間に、抵抗ＲＩＡＩ几Ｂと可変容量ダイ
オードＤｖｃ＾、Ｄｖｃｎ とからなるＣＲ積分回路を
有し、可変容量ダイオードＤ ｖｃｈ ＋ＴＪＶＣＢの
バイアス電圧ＶｎＯ値を変えることにより、遅延時間を
制御するものである。
第２図は、そのタイムチャートであって、遅延時間制御
の概念を示すもので、理解ケ容易にするためにバッファ
アンプＩＣＩ、ＩＣ２の内部における伝送遅延時間は省
略して記しである。
の概念を示すもので、理解ケ容易にするためにバッファ
アンプＩＣＩ、ＩＣ２の内部における伝送遅延時間は省
略して記しである。
いま、第２図（ａ）に示すような入力信号がバッフ、ア
ンプＩＣＩの入力端子ＩＮに入力されるものとする。バ
ックアンプＩＣ２の入力端子Ａ、 Ｈにおいては、前記
積分回路の作用によシ、第２図（ｂ）に示すようにパル
スの立上シ、立下りの時間が大きくなる。その波形をバ
ッファアンプＩＣ２で整形すると、第２図（Ｃ）に示す
ように、第２図（ａ）の入力信号と比較してΔｔだけ遅
延したパルスが得られる。
ンプＩＣＩの入力端子ＩＮに入力されるものとする。バ
ックアンプＩＣ２の入力端子Ａ、 Ｈにおいては、前記
積分回路の作用によシ、第２図（ｂ）に示すようにパル
スの立上シ、立下りの時間が大きくなる。その波形をバ
ッファアンプＩＣ２で整形すると、第２図（Ｃ）に示す
ように、第２図（ａ）の入力信号と比較してΔｔだけ遅
延したパルスが得られる。
このような従来回路では、可変容量ダイオード。
コンパレータ（バッファアンプ）が混在しているので、
回路全体を１チツプのモノリシックＩＣ化しにくいとい
う問題があった。また、可変容量ダイオードを用いてい
るので、制御電圧範囲として２０〜３０〔■〕もの高電
圧が必要であった。更に、可変容量ダイオードの容量は
ｐＦオーダから３００ ［ｐＩｉ” 〕程度の値であシ
、抵抗（ＲＡ。
回路全体を１チツプのモノリシックＩＣ化しにくいとい
う問題があった。また、可変容量ダイオードを用いてい
るので、制御電圧範囲として２０〜３０〔■〕もの高電
圧が必要であった。更に、可変容量ダイオードの容量は
ｐＦオーダから３００ ［ｐＩｉ” 〕程度の値であシ
、抵抗（ＲＡ。
几Ｂ）は回路の安定性から数十〜数百〔Ω〕の値である
ので、最大可変遅延量は約１００ ［ｎ ｓ ：］であ
って、その可変範囲が小さかった。
ので、最大可変遅延量は約１００ ［ｎ ｓ ：］であ
って、その可変範囲が小さかった。
なお、バッファアンプＩＣ２の入力端子Ａ（肯定側）、
Ｂ（否定側）における積分定数が一致しないと、出力パ
ルスの立上り、立下りでの遅延時間が若干具なることが
あるという問題もあった。
Ｂ（否定側）における積分定数が一致しないと、出力パ
ルスの立上り、立下りでの遅延時間が若干具なることが
あるという問題もあった。
本発明の目的は、上記した従来技術の欠点をなくシ、制
御電圧を小とし、最大可変遅延時間を犬とし、パルスの
立上り、立下シにおける部品特性ばらつきによる遅延時
間の変動を吸収し、またモノリシックＩＣ化が可能な遅
延回路を提供することにある。
御電圧を小とし、最大可変遅延時間を犬とし、パルスの
立上り、立下シにおける部品特性ばらつきによる遅延時
間の変動を吸収し、またモノリシックＩＣ化が可能な遅
延回路を提供することにある。
本発明に係る遅延回路の構成は、入力信号のタイミング
に従ってパルスを発生し、そのパルスの立上り・立下り
の時間を駆動電流の値に応じて変上記波形整形回路で発
生されたパルスを基準電圧と比較し、その結果に応じた
遅延時間の出力パルスを送出するコンパン−夕とからな
るようにしたものである。
に従ってパルスを発生し、そのパルスの立上り・立下り
の時間を駆動電流の値に応じて変上記波形整形回路で発
生されたパルスを基準電圧と比較し、その結果に応じた
遅延時間の出力パルスを送出するコンパン−夕とからな
るようにしたものである。
以下、本発明の実施例を図に基づいて説明する。
第３図は、本発明に係る遅延回路の一実施例のブロック
図、第４図は、そのタイムチャートである。
図、第４図は、そのタイムチャートである。
ここで、■は波形整形回路、２は可変定電流回路、３は
コンパレータである。
コンパレータである。
波形整形回路１は、可変定電流回路２によって制御され
ておシ、その駆動電流、すなわち点りを流れる定電流Ｉ
ｏの値により、発生パルス波形の立」二り、立下りの時
間が変化するようになっている。このパルス出力と基準
電圧としての直流比較電圧Ｖ、。ｆ とがコンパレータ
３で比較され、その結果に応じた波形整形が行われる。
ておシ、その駆動電流、すなわち点りを流れる定電流Ｉ
ｏの値により、発生パルス波形の立」二り、立下りの時
間が変化するようになっている。このパルス出力と基準
電圧としての直流比較電圧Ｖ、。ｆ とがコンパレータ
３で比較され、その結果に応じた波形整形が行われる。
第４図（ａ）に示すような入力信号が波形歪形回路ｌに
加わると、その出力には第２図（ｂ）に示す波形のパル
スＥが発生する。・ここで、点りの電流値、すなわち可
変定電流回路２から供給される波形整形回路１の駆動電
流Ｉｏの値を変化させると、その値に応じてパルスＥの
波形が一例として実線または破線のように変化する。こ
のパルスＥと直流比較゛電圧Ｖ、、ｉ （波形Ｆ）とを
コンパレータ３によって比較し、第４図（Ｃ）に示すよ
うな出力パルスが得られる。その遅延時間Δｔは、第４
図から明らかなように上記動作電流ＩＤ’Ｅたは直流比
較電圧Ｖ ｒｓｆ によって所望値に制御することがで
きる。
加わると、その出力には第２図（ｂ）に示す波形のパル
スＥが発生する。・ここで、点りの電流値、すなわち可
変定電流回路２から供給される波形整形回路１の駆動電
流Ｉｏの値を変化させると、その値に応じてパルスＥの
波形が一例として実線または破線のように変化する。こ
のパルスＥと直流比較゛電圧Ｖ、、ｉ （波形Ｆ）とを
コンパレータ３によって比較し、第４図（Ｃ）に示すよ
うな出力パルスが得られる。その遅延時間Δｔは、第４
図から明らかなように上記動作電流ＩＤ’Ｅたは直流比
較電圧Ｖ ｒｓｆ によって所望値に制御することがで
きる。
次に、第５図は、本発明に係る遅延回路の他の実施例の
ブロック図でおる。なお、そのタイムチャートとして第
４図を共用することができる。
ブロック図でおる。なお、そのタイムチャートとして第
４図を共用することができる。
ここで、可変定電流回路２は、’Ｄ／Ａコンバータ（Ｉ
Ｊ／Ａ）、増幅器ＩＣ，電界効果トランジスタ（Ｆ Ｉ
ルＴ）Ｑ、抵抗Ｒｃからなり、点りにおける供給電流（
前述の駆動電流）ＩＤは、抵抗Ｒｃの抵抗値を同じ＜Ｒ
ｃで衣わぜば、 １１） ＝ Ｖ ｃ ／ Ｒｃ −−・”（１）で力え
られる。増幅器ＩＣの入力端子（制御電圧）Ｖｃは、本
実施例ではＤ／Ａコンバータ（Ｄ／Ａ）の人力ディジタ
ル値に応じて変化するようにしているが、他の方法によ
る可変電圧の使用を妨げるものではない。
Ｊ／Ａ）、増幅器ＩＣ，電界効果トランジスタ（Ｆ Ｉ
ルＴ）Ｑ、抵抗Ｒｃからなり、点りにおける供給電流（
前述の駆動電流）ＩＤは、抵抗Ｒｃの抵抗値を同じ＜Ｒ
ｃで衣わぜば、 １１） ＝ Ｖ ｃ ／ Ｒｃ −−・”（１）で力え
られる。増幅器ＩＣの入力端子（制御電圧）Ｖｃは、本
実施例ではＤ／Ａコンバータ（Ｄ／Ａ）の人力ディジタ
ル値に応じて変化するようにしているが、他の方法によ
る可変電圧の使用を妨げるものではない。
波形整形回路１は、トランジスタＱ、、Ｑ２、抵抗几ｌ
、Ｒ２およびコンデンサＣＬからなり、その発生パルス
（第４図の波形Ｅ）の立上り。
、Ｒ２およびコンデンサＣＬからなり、その発生パルス
（第４図の波形Ｅ）の立上り。
立下りの傾斜は、
ａｖ／ｄ ｔ−ＩＬ／ＣＬ ・・・・・・・・・（２）
で馬えられる。なお、トランジスタＱ＋ 、Ｑ２はコン
デンサＣしに対する充放電が可能であるように動作範囲
が決められる。
で馬えられる。なお、トランジスタＱ＋ 、Ｑ２はコン
デンサＣしに対する充放電が可能であるように動作範囲
が決められる。
ここで、電流Ｉ Ｌ ’； Ｉ ｏであるので、直流比
較’１ＪＥＶｒ−＋ トコンバレータ３の一方の入力端
子Ｅの低レベル電圧■しまたは高レベル電圧ＶＨとの差
をΔＶとすると、上記ノくルスの遅延時間Δｔば、コン
デンサＣＬの容量Ｉ圓を同じ＜ＣＬとずれば、Δｔ ＝
Ｃ＋、・ΔＶ／ＪＤ ・・・・・・・・（３）で与え
られる。
較’１ＪＥＶｒ−＋ トコンバレータ３の一方の入力端
子Ｅの低レベル電圧■しまたは高レベル電圧ＶＨとの差
をΔＶとすると、上記ノくルスの遅延時間Δｔば、コン
デンサＣＬの容量Ｉ圓を同じ＜ＣＬとずれば、Δｔ ＝
Ｃ＋、・ΔＶ／ＪＤ ・・・・・・・・（３）で与え
られる。
したがって、遅延時間は駆動電流Ｉｎによって制御する
ことができ、また可変遅延幅はコンデンサＣ＋、の値に
よって変えることができる。１９（１えは、駆動電流Ｉ
Ｄ ＝ １〜１０［ｍＡ］、コンデンサ容量Ｃし全数
ｐ Ｆとずれは、遅延時間がサブ１１ Ｓ〜敬ｎＳの可
変遅延回路が実現され、またコンデンサ容量ＣＬ−１０
００〔ｐＦ〕程度とすれば、遅延時間がμＳオーダの可
変遅延回路が実現される。
ことができ、また可変遅延幅はコンデンサＣ＋、の値に
よって変えることができる。１９（１えは、駆動電流Ｉ
Ｄ ＝ １〜１０［ｍＡ］、コンデンサ容量Ｃし全数
ｐ Ｆとずれは、遅延時間がサブ１１ Ｓ〜敬ｎＳの可
変遅延回路が実現され、またコンデンサ容量ＣＬ−１０
００〔ｐＦ〕程度とすれば、遅延時間がμＳオーダの可
変遅延回路が実現される。
基準電圧（直流比較電圧）■、。ｆは、Ｄ／Ａコンバー
タで単独に与えるようにしてもよいが、波形整形回路１
．可変定電流回路２．コンノ（レータ３と同一チップ内
に形成されている電源回路から供給するようにしてもよ
い。その場合、コンノよレータ３の入力端子Ｅの低レベ
ル電圧ＶＬＩ高レベル電圧■Ｈと、電源電圧変動、温度
変動とに対する基準電圧Ｖ ｒｅｆのトシツキング性が
良好となる。
タで単独に与えるようにしてもよいが、波形整形回路１
．可変定電流回路２．コンノ（レータ３と同一チップ内
に形成されている電源回路から供給するようにしてもよ
い。その場合、コンノよレータ３の入力端子Ｅの低レベ
ル電圧ＶＬＩ高レベル電圧■Ｈと、電源電圧変動、温度
変動とに対する基準電圧Ｖ ｒｅｆのトシツキング性が
良好となる。
なお、基準電圧Ｖ ｒｓｌ を制御可能としておけば、
第４図（ｂ）から明らかなように、たとえパルスの立上
り、立下りの時間が異なっていても、その最終的な遅延
時間は両者等しくするように調整可能となる。
第４図（ｂ）から明らかなように、たとえパルスの立上
り、立下りの時間が異なっていても、その最終的な遅延
時間は両者等しくするように調整可能となる。
また、基準電圧Ｖ ｒｓｉ として第４図（ｂ）の波形
１号と対利、のものを用いれば、前記式（２）の差電圧
Δへｒを大とすることができるので遅延時間の高精度化
が可能となる。これは、例えば波形整形回路１と同様な
他のものにも入力ＩＮ、ｉＮを逆に接続し、その出力を
基準電圧Ｖ ｒｅｌ として用いることによって実現す
ることができる。
１号と対利、のものを用いれば、前記式（２）の差電圧
Δへｒを大とすることができるので遅延時間の高精度化
が可能となる。これは、例えば波形整形回路１と同様な
他のものにも入力ＩＮ、ｉＮを逆に接続し、その出力を
基準電圧Ｖ ｒｅｌ として用いることによって実現す
ることができる。
更に、ｉｊＪ笈定電流回路２は、そのＦ Ｅ ’Ｉ’
（Ｑ ）に代えてトランジスタを用いたものでもよく、
またワイドラーの定電流回路などの他の形式のものであ
ってもよい。制御電圧Ｖｃは、Ｄ／Ａコンバータによら
ず、直接制御電圧を褐えてもよく、また抵抗値を変えて
変化させるようにしてもよい。
（Ｑ ）に代えてトランジスタを用いたものでもよく、
またワイドラーの定電流回路などの他の形式のものであ
ってもよい。制御電圧Ｖｃは、Ｄ／Ａコンバータによら
ず、直接制御電圧を褐えてもよく、また抵抗値を変えて
変化させるようにしてもよい。
このように、上述の各実施例によれば、制御電圧Ｖｃば
、回路の電源ｖｃｃ、■ＥＥの中間の電圧でよいので従
来のような高電圧を必要とせず、丑だコンデンサＣＬＯ
値を適当に選べば、遅延時間が数ｎ５〜数μｓとＬｊｒ
変範囲の大きな可変遅延回路が得られる。更に、基準電
圧Ｖｒ−＋１制御することによシ、パルスの立上り、立
下りに対する遅延時間の［ずれ］を調整することができ
る。
、回路の電源ｖｃｃ、■ＥＥの中間の電圧でよいので従
来のような高電圧を必要とせず、丑だコンデンサＣＬＯ
値を適当に選べば、遅延時間が数ｎ５〜数μｓとＬｊｒ
変範囲の大きな可変遅延回路が得られる。更に、基準電
圧Ｖｒ−＋１制御することによシ、パルスの立上り、立
下りに対する遅延時間の［ずれ］を調整することができ
る。
なお、可変幅が故１ Ｏｎ ３以下の回路では、通常の
ＩＣ製造プロセスでモノリシックＩＣ化することが可能
であり、また可変幅が１００ ｎ Ｓ〜数μｓの回路で
は、コンデンサＣＬのみを外イχ］けとすることによっ
てモノリシックＩＣ化が可能であり、いずれについても
大幅な小形化をはかることができる。
ＩＣ製造プロセスでモノリシックＩＣ化することが可能
であり、また可変幅が１００ ｎ Ｓ〜数μｓの回路で
は、コンデンサＣＬのみを外イχ］けとすることによっ
てモノリシックＩＣ化が可能であり、いずれについても
大幅な小形化をはかることができる。
以」二、詳細に説明したように、本発明によれ（ｒよ、
制御電圧が小さく、遅延時間の可変幅、最大値ともに大
きく、またパルスの立上り、立下りにおける遅延時間変
効を吸収しているので、遅延時間の高精度化とともに回
路のモノリシックＩＣ化による小形化を可能とし、その
効果は顕著である。
制御電圧が小さく、遅延時間の可変幅、最大値ともに大
きく、またパルスの立上り、立下りにおける遅延時間変
効を吸収しているので、遅延時間の高精度化とともに回
路のモノリシックＩＣ化による小形化を可能とし、その
効果は顕著である。
第１図は、従来の遅延回路の一例のブロック図、第２図
は、そのタイムチャート、第３図は、本発明に係る遅延
回路の一実施例のブロック図、第４図は、そのタイムチ
ャート、第５図は、本発明に係る遅延回路の他の実施例
のブロック図である。 ■・・・波形整形回路、２・・・ｉ丁亥定電流回路、３
・・・コンパレータ、Ｑ＋ 、Ｑ２・・・トランジスタ
、ＲＩ。 Ｒｚ・・・抵抗、ＣＬ・・・コンデンサ、Ｑ・・・ＦＥ
Ｔ、１） ／ Ａ・・・Ｉ） ／ Ａコンバータ、ＩＣ
・・・増幅器、几Ｃ・・・抵抗。 代理人 弁理士 福田幸作 （ほか１名） 茅１ 図 ＄２ 躬 竿３ 目 芋４．目
は、そのタイムチャート、第３図は、本発明に係る遅延
回路の一実施例のブロック図、第４図は、そのタイムチ
ャート、第５図は、本発明に係る遅延回路の他の実施例
のブロック図である。 ■・・・波形整形回路、２・・・ｉ丁亥定電流回路、３
・・・コンパレータ、Ｑ＋ 、Ｑ２・・・トランジスタ
、ＲＩ。 Ｒｚ・・・抵抗、ＣＬ・・・コンデンサ、Ｑ・・・ＦＥ
Ｔ、１） ／ Ａ・・・Ｉ） ／ Ａコンバータ、ＩＣ
・・・増幅器、几Ｃ・・・抵抗。 代理人 弁理士 福田幸作 （ほか１名） 茅１ 図 ＄２ 躬 竿３ 目 芋４．目
Claims (1)
- 【特許請求の範囲】 １、入力信号のタイミングに従ってパルスを発生し、そ
のパルスの立上シ・立下シの時間を駆動電可変定電流回
路と、上記波形整形回路で発生されたパルスを基準電圧
と比較し、その結果に応じた遅延時間の出力パルスを送
出するコンパレータとから構成した遅延回路。 ２、特許請求の範囲第１項記載のものにおいて、波形整
形回路を２個設け、それぞれ、その肯定入力端子と否定
入力端子との間を相互に逆に接続し、いずれか一方の出
力を入力信号に対応するパルスとし、また他方の出力を
基準電圧としてコンパレータに入力するようにした遅延
回路。 ３、特許請求の範囲第１項または第２項記載のものにお
いて、波形整形回路は、駆動電流の作用とともに発生す
るパルスの立上シ・立下シの時間を制御しうるように、
その出力側にコンデンサが並列に接続されたものである
遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176279A JPS6068714A (ja) | 1983-09-26 | 1983-09-26 | 遅延回路 |
| US06/647,484 US4710654A (en) | 1983-09-05 | 1984-09-05 | Delay circuit including an improved CR integrator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176279A JPS6068714A (ja) | 1983-09-26 | 1983-09-26 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6068714A true JPS6068714A (ja) | 1985-04-19 |
Family
ID=16010798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176279A Pending JPS6068714A (ja) | 1983-09-05 | 1983-09-26 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6068714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442625U (ja) * | 1987-09-08 | 1989-03-14 | ||
| US5808499A (en) * | 1995-10-06 | 1998-09-15 | Philips Electronics North America Corporation | Quadrature signal generator with spike-less prescalar circuit |
-
1983
- 1983-09-26 JP JP58176279A patent/JPS6068714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442625U (ja) * | 1987-09-08 | 1989-03-14 | ||
| US5808499A (en) * | 1995-10-06 | 1998-09-15 | Philips Electronics North America Corporation | Quadrature signal generator with spike-less prescalar circuit |
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