JPH0255968B2 - - Google Patents
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- Publication number
- JPH0255968B2 JPH0255968B2 JP56173653A JP17365381A JPH0255968B2 JP H0255968 B2 JPH0255968 B2 JP H0255968B2 JP 56173653 A JP56173653 A JP 56173653A JP 17365381 A JP17365381 A JP 17365381A JP H0255968 B2 JPH0255968 B2 JP H0255968B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- base
- delay
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は集積回路（以下ICと称す）用パルス
発生回路に関する。
発生回路に関する。
従来から厳密にパルス幅を制御されたパルス発
生回路がIC化されクロツク回路、トリガ回路等
に応用されている。
生回路がIC化されクロツク回路、トリガ回路等
に応用されている。
既存のIC化されたパルス発生回路には、第１
の方法として、IC外部にコンデンサを付加し、
パルス発生回路を構成する方法があるが、この方
法では、外付け部品が必要で複雑となり又、高価
になる等の欠点がある。第２の方法として、再生
ループの中でゲート回路を用い、デジタル的にパ
ルスを発生させる方法では、回路構成上ICの小
型化が困難でかつ、ICが大型になるとともに浮
遊容量が大きくなり高周波伝搬特性が劣化する等
の欠点を有していた。
の方法として、IC外部にコンデンサを付加し、
パルス発生回路を構成する方法があるが、この方
法では、外付け部品が必要で複雑となり又、高価
になる等の欠点がある。第２の方法として、再生
ループの中でゲート回路を用い、デジタル的にパ
ルスを発生させる方法では、回路構成上ICの小
型化が困難でかつ、ICが大型になるとともに浮
遊容量が大きくなり高周波伝搬特性が劣化する等
の欠点を有していた。
本発明は上記欠点を改良するために成されたも
ので、パルス幅を決定するために回路素子間の伝
搬遅れを利用する。それによつて、外部コンデン
サが不要で且つ構成が簡単な高周波伝搬特性の優
れたIC用パルス発生回路を提供することを目的
とする。
ので、パルス幅を決定するために回路素子間の伝
搬遅れを利用する。それによつて、外部コンデン
サが不要で且つ構成が簡単な高周波伝搬特性の優
れたIC用パルス発生回路を提供することを目的
とする。
以下本発明の実施例を図について説明する。
第１図は本発明のパルス発生回路の回路図、第
２図は第１図のパルス発生回路における各点ａ〜
ｅの電位図である。第１図において初期状態とし
て入力端子３０には低レベル入力信号２１が印加
されており、出力端子３１はオープン状態にあ
る。いま、時刻t1において入力端子３０に高レベ
ル入力信号２０を印加すれば、トランジスタQ1，
Q4は瞬時にオンとなるため、出力端子３１は低
レベルに又、トランジスタQ1は節容量C1の電荷
を放電させる（第２図、ｂ，２２で示す）。これ
によつてトランジスタQ2は瞬時にオフとなる。
次にトランジスタQ3のベースに接続されている
節容量C2が時刻t1で充電を開始し、トランジスタ
Q2のコレクタ電位すなわち、トランジスタQ3の
ベース電位は上昇し始め（第２図、ｃ，２４で示
す）時刻t3でトランジスタQ3はオンとなる。トラ
ンジスタQ3がオンになることによつて、トラン
ジスタQ4のベース電位はアース電位となりトラ
ンジスタQ4はオフすなわち初期状態におけるオ
ープンコレクターの状態となる。上述のように、
トランジスタQ4は入力信号と分路手段を構成す
るトランジスタQ3とによつてスイツチ動作し、
これによつて時刻t1からt2までの極めて時間幅の
短かい単一パルス（第２図、ｅ，２６）を発生さ
せることができる。なおC1，C2はICの製造上
種々の形態で構成しうる。
２図は第１図のパルス発生回路における各点ａ〜
ｅの電位図である。第１図において初期状態とし
て入力端子３０には低レベル入力信号２１が印加
されており、出力端子３１はオープン状態にあ
る。いま、時刻t1において入力端子３０に高レベ
ル入力信号２０を印加すれば、トランジスタQ1，
Q4は瞬時にオンとなるため、出力端子３１は低
レベルに又、トランジスタQ1は節容量C1の電荷
を放電させる（第２図、ｂ，２２で示す）。これ
によつてトランジスタQ2は瞬時にオフとなる。
次にトランジスタQ3のベースに接続されている
節容量C2が時刻t1で充電を開始し、トランジスタ
Q2のコレクタ電位すなわち、トランジスタQ3の
ベース電位は上昇し始め（第２図、ｃ，２４で示
す）時刻t3でトランジスタQ3はオンとなる。トラ
ンジスタQ3がオンになることによつて、トラン
ジスタQ4のベース電位はアース電位となりトラ
ンジスタQ4はオフすなわち初期状態におけるオ
ープンコレクターの状態となる。上述のように、
トランジスタQ4は入力信号と分路手段を構成す
るトランジスタQ3とによつてスイツチ動作し、
これによつて時刻t1からt2までの極めて時間幅の
短かい単一パルス（第２図、ｅ，２６）を発生さ
せることができる。なおC1，C2はICの製造上
種々の形態で構成しうる。
以下これを数学的に解析する。各IC構成素子
を精密に構成配置し、第１図における節容量C1，
C2の容量値を等しくＣとすれば、トランジスタ
Q2，Q3のベース−エミツタ間電位VBEは次式で表
わされる。
を精密に構成配置し、第１図における節容量C1，
C2の容量値を等しくＣとすれば、トランジスタ
Q2，Q3のベース−エミツタ間電位VBEは次式で表
わされる。
VBE＝（１／Ｃ）∫〓t OIOdt
＝IOΔt／Ｃ …(1)
ここでドライブ用トランジスタの初期のコレク
タ−エミツタ間飽和電圧VCE(sat)を考慮に入れると
(1)式は VBE(ON)＝（１／Ｃ）∫tON OIOdt＋VCE(sat)…(2) ここでVBE(ON)；トランジスタQ2，Q3がONにな
るときのベース・エミツタ間電圧。
タ−エミツタ間飽和電圧VCE(sat)を考慮に入れると
(1)式は VBE(ON)＝（１／Ｃ）∫tON OIOdt＋VCE(sat)…(2) ここでVBE(ON)；トランジスタQ2，Q3がONにな
るときのベース・エミツタ間電圧。
よつて
VBE(ON)−VCE(sat)＝IOtON／Ｃ …(3)
となる。
よつて時刻t1からt2までのパルス幅tONは
tON＝（VBE(ON)−VCE(sat)）Ｃ／IO …(4)
すなわちパルス幅tONは節容量Ｃに正比例する。
次に、本実施例によるパルスの幅は温度に依存
しない事を示す。２個のダイオードの電圧の差で
あるコレクタ−エミツタ間飽和電圧VCE(sat)は、比
較的温度に鈍感であり、又、節容量Ｃは温度と無
関係に作れるのでパルス幅の温度依存度は(4)式で
表わせる。
しない事を示す。２個のダイオードの電圧の差で
あるコレクタ−エミツタ間飽和電圧VCE(sat)は、比
較的温度に鈍感であり、又、節容量Ｃは温度と無
関係に作れるのでパルス幅の温度依存度は(4)式で
表わせる。
∂tON／∂T＝Ｃ〔IO∂VBE(ON)／∂T
−VBE(ON)∂IO／∂T〕／IO 2 (5)
ただしVBE(ON)≫VCE(sat)であるからVCE(sat)は無視
する。
する。
温度の影響が無いためには(5)式＝０とおいて、
（１／VBE(ON)）∂VBE(ON)／∂T＝
（１／IO）（∂IO／∂T） …(6)
ここで、抵抗Ｒは温度と無関係に作成し得るの
で、IO＝VBE／Ｒとすれば ∂tON／∂T＝Ｃ〔（VBE）（∂VBE(ON)／∂T−（VBE
(ON)）（∂VBE／∂T）〕／（VBE 2／Ｒ） ＝（RC／VBE）〔（∂VBE(ON)／∂T−（VBE(O
N)／VBE）（∂VBE／∂T）〕…(7) よつてVBEをVBE(ON)に近づけることによつて(7)
式は無視できる程小さくなる。電流IO（＝VBE／
Ｒ）を得るための電流源回路例を第３図に示す。
図で各トランジスタのベース−エミツタ間電圧は
等しくVBEであるので、抵抗Ｒを流れる電流IOは
VBE／Ｒで表わされる。この回路はICにおいて極
めて容易に実現できるものであり又、電流源３６
はICでは標準的な回路である。この回路１０と
第１図のパルス発生回路との結合回路を第４図に
示す。
で、IO＝VBE／Ｒとすれば ∂tON／∂T＝Ｃ〔（VBE）（∂VBE(ON)／∂T−（VBE
(ON)）（∂VBE／∂T）〕／（VBE 2／Ｒ） ＝（RC／VBE）〔（∂VBE(ON)／∂T−（VBE(O
N)／VBE）（∂VBE／∂T）〕…(7) よつてVBEをVBE(ON)に近づけることによつて(7)
式は無視できる程小さくなる。電流IO（＝VBE／
Ｒ）を得るための電流源回路例を第３図に示す。
図で各トランジスタのベース−エミツタ間電圧は
等しくVBEであるので、抵抗Ｒを流れる電流IOは
VBE／Ｒで表わされる。この回路はICにおいて極
めて容易に実現できるものであり又、電流源３６
はICでは標準的な回路である。この回路１０と
第１図のパルス発生回路との結合回路を第４図に
示す。
以上述べた様に本発明ではパルス幅を決定する
ためにIC構成素子間の伝搬遅れを利用している
ので、IC外部に時間幅制御用コンデンサを付加
する必要は無い。又高周波伝搬特性を劣化する事
も無く、入力信号の周期と比べてパルス幅が短か
いので、フエーズロツクドループ（PHASE−
LOCKED−LOOP）回路、サンプルホールド
（SAMPLE−AND−HOLD）回路等の高周波回
路に利用して極めて有益である。
ためにIC構成素子間の伝搬遅れを利用している
ので、IC外部に時間幅制御用コンデンサを付加
する必要は無い。又高周波伝搬特性を劣化する事
も無く、入力信号の周期と比べてパルス幅が短か
いので、フエーズロツクドループ（PHASE−
LOCKED−LOOP）回路、サンプルホールド
（SAMPLE−AND−HOLD）回路等の高周波回
路に利用して極めて有益である。
第１図は本発明の実施例であるパルス発生回路
の回路図。第２図は第１図のパルス発生回路にお
ける各点の電位図。第３図は第１図における電流
源回路例。第４図は第１図のパルス発生回路と第
３図の電流源回路例との結合回路。
の回路図。第２図は第１図のパルス発生回路にお
ける各点の電位図。第３図は第１図における電流
源回路例。第４図は第１図のパルス発生回路と第
３図の電流源回路例との結合回路。
Claims (1)
- 【特許請求の範囲】 １ 後記(イ)乃至(ハ)より成り、入力パルスに応答し
て出力パルスを発生するパルス発生回路。 (イ) 前記入力パルスを受信するベース端子と、前
記出力パルスを出力するコレクタ端子と、接地
されたエミツタ端子とを有する第一のトランジ
スタ。 (ロ) 前記入力パルスを受信して、所定の時間前記
入力パルスを遅延する遅延手段。 該遅延手段は、それぞれのベース端子をそれ
ぞれの信号入力端子とし、それぞれの電流源に
接続し、且つそれぞれの接地容量を接続したそ
れぞれのコレクタ端子をそれぞれの信号出力端
子とし、それぞれのエミツタ端子を接地した遅
延トランジスタを偶数個縦続接続してなる。 最先頭の前記遅延トランジスタのベース端子
は前記入力パルスを受信する前記遅延手段の入
力端子に接続され最後尾の前記遅延トランジス
タのコレクタ端子は前記遅延手段の出力端子に
接続される。 前記遅延トランジスタのコレクタに接続され
た前記接地容量の容量値は実質的に温度変化し
ない。該遅延トランジスタのコレクタに接続さ
れた前記電流源の出力電流の大きさと該出力電
流の大きさの温度微分との比は、該遅延トラン
ジスタの後続トランジスタのベース・エミツタ
間電圧の大きさと該ベース・エミツタ間電圧の
大きさの温度微分との比に実質的に等しい。 (ハ) 前記遅延手段の出力端子に接続されたベース
端子と前記第一のトランジスタのベースに接続
されたコレクタ端子と接地されたエミツタ端子
とを有する第二のトランジスタ。 ２ 前記電流源が後記(イ)乃至(ニ)より成ることを特
徴とする特許請求の範囲第１項記載のパルス発生
回路。 (イ) そのコレクタより前記出力電流を供給する第
三のトランジスタ。 (ロ) 前記第三のトランジスタのエミツタと電源ラ
インとの間に接続された第二の抵抗。 (ハ) 前記第三のトランジスタのベースと前記接地
との間に接続された第三の抵抗。 (ニ) 前記第三のトランジスタの前記ベースと前記
電源ラインとの間に接続された第一、第二のダ
イオード。 該第一、第二のダイオードは順直列接続され
る。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/202,279 US4370569A (en) | 1980-10-30 | 1980-10-30 | Integratable single pulse circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57103426A JPS57103426A (en) | 1982-06-28 |
| JPH0255968B2 true JPH0255968B2 (ja) | 1990-11-28 |
Family
ID=22749213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56173653A Granted JPS57103426A (en) | 1980-10-30 | 1981-10-29 | Pulse generating circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4370569A (ja) |
| JP (1) | JPS57103426A (ja) |
| DE (1) | DE3132878A1 (ja) |
| GB (1) | GB2086680A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3346942C1 (de) * | 1983-12-24 | 1985-01-24 | Hewlett-Packard GmbH, 7030 Böblingen | Vergleicherschaltung fuer binaere Signale |
| JPS60154553A (ja) * | 1984-01-23 | 1985-08-14 | Nec Corp | 相補型ｍｏｓ集積回路の駆動方法 |
| JPH06105852B2 (ja) * | 1985-04-24 | 1994-12-21 | 株式会社東芝 | 変復調回路 |
| US4728814A (en) * | 1986-10-06 | 1988-03-01 | International Business Machines Corporation | Transistor inverse mode impulse generator |
| JPH02244842A (ja) * | 1989-03-16 | 1990-09-28 | Fujitsu Ltd | 位相可変回路 |
| US5057706A (en) * | 1990-07-18 | 1991-10-15 | Western Digital Corporation | One-shot pulse generator |
| JP3228985B2 (ja) * | 1992-01-31 | 2001-11-12 | 三菱電機株式会社 | パルス発生回路 |
| SE9300679L (sv) * | 1993-03-01 | 1994-09-02 | Ellemtel Utvecklings Ab | Bitsynkroniserare |
| KR100539057B1 (ko) * | 1998-12-18 | 2006-03-03 | 페어차일드코리아반도체 주식회사 | 싱글 펄스 발생기_ |
| US6140855A (en) * | 1999-03-30 | 2000-10-31 | International Business Machines Corporation | Dynamic-latch-receiver with self-reset pointer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2933625A (en) * | 1958-10-07 | 1960-04-19 | Gen Dynamics Corp | Multiple delay circuit |
| US3107306A (en) * | 1959-07-01 | 1963-10-15 | Westinghouse Electric Corp | Anticoincident pulse responsive circuit comprising logic components |
| US3231765A (en) * | 1963-10-09 | 1966-01-25 | Gen Dynamics Corp | Pulse width control amplifier |
| DE2355095B2 (de) | 1973-11-03 | 1975-10-23 | Bosse Telefonbau Gmbh, 1000 Berlin | Schaltungsanordnung zur Vermeidung der Auswirkungen von Kontaktprellen |
| US3979746A (en) * | 1975-04-28 | 1976-09-07 | The United States Of America As Represented By The Secretary Of The Navy | High-speed Manchester code demodulator |
| JPS588611B2 (ja) * | 1975-08-19 | 1983-02-16 | 松下電器産業株式会社 | ハケイセイケイカイロ |
| US4081698A (en) * | 1976-08-24 | 1978-03-28 | Matsushita Electric Industrial Co., Ltd. | Step-to-impulse conversion circuit |
| GB2040628A (en) | 1979-01-29 | 1980-08-28 | Control Data Corp | A clock pulse circuit |
-
1980
- 1980-10-30 US US06/202,279 patent/US4370569A/en not_active Expired - Lifetime
-
1981
- 1981-08-20 DE DE19813132878 patent/DE3132878A1/de not_active Withdrawn
- 1981-09-14 GB GB8127656A patent/GB2086680A/en not_active Withdrawn
- 1981-10-29 JP JP56173653A patent/JPS57103426A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4370569A (en) | 1983-01-25 |
| DE3132878A1 (de) | 1982-06-16 |
| GB2086680A (en) | 1982-05-12 |
| JPS57103426A (en) | 1982-06-28 |
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