JPH0472814A

JPH0472814A - 半導体集積回路およびマイクロプロセッサ

Info

Publication number: JPH0472814A
Application number: JP2184995A
Authority: JP
Inventors: Yoji Nishio; 洋二西尾; Fumio Murabayashi; 文夫村林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-07-12
Filing date: 1990-07-12
Publication date: 1992-03-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は半導体集積回路に係り、特にＭＯＳトランジス
タ及びバイポーラトランジスタからなる高速で低消費電
力の半導体集積回路に関する。

［従来の技術］従来のバイポーラ・ＣＭＯＳ複合（ＢｉＣＭＯＳ）の論
理回路の例を第２図（特開昭６０−１２５０１５号公報
参照）に示す。第２図はインバータ回路を示す。

ｖｃｃ電源７とＧＮＤ　（接地）電源の間にトーテムポ
ール接続された２個のＮＰＮバイポーラトランジスタ（
以下ＮＰＮと略す）１と２、それぞれのＮＰＮを駆動す
るとともに論理を採るＰＭＯＳトランジスタ（以下ＰＭ
Ｏ８と略す）３とＮＭＯＳトランジスタ（以下ＮＭＯ３
と略す）４、ＮＰＮｌのベースとＧＮＤ電源間に接続さ
れ、ゲートが入力端子８に接続されたＮＭＯ８５、ＮＰ
Ｎ２のベース−エミッタ間に接続され、ゲートがＮＰＮ
ｌのベースに接続されたＮＭＯ８６から成っている。な
お、８は入力端子、９は出力端子である。

入力８が、ロウレベルの時はＰＭＯ８３がオン、ＮＭＯ
８５がオフで、ＮＰＮＩがオンになり、ＮＭＯ８４はオ
フ、ＮＭＯ８６はオンで、ＮＰＮ２はオフである。従っ
て出力９はハイレベルになる。

一方、入力８が、ハイレベルの時は、ＮＭＯＳ　４がオ
ン、ＮＭＯ８６がオフで、ＮＰＮ２がオンになり、ＰＭ
Ｏ８３がオフ、ＮＭＯ８５がオンテ、ＮＰＮＩはオフで
ある。従って出力９はロウレベルになる。

このようにＢｊＣＭＯ５回路によれば、高速かつ低消費
電力の論理回路が得られる。

その他、この種のＢｉＣＭＯＳ回路は、特開平１−１２
５０２１号、同１．−１２５０２２号、同１．−］２５
０２３号の各公報に開示されている。

［発明が解決しようとする課題］ところで、近年、半導体プロセスの微細化が進み、デバ
イスの各種耐圧が低下してきた。同時に、ＬＳＩの大規
模化によりＬＳＩチップの消費電力が増大してきた。こ
のような観点から、ＬＳＴの電源電圧を低減させる必要
性が生じてきた。しかし、従来の構成のままで電源電圧
Ｖｃｃを３Ｖないし２．５ｖ程度に低下させると、Ｂｉ
ＣＭＯＳｈ−テムポール型のメリッ１へはなくなること
がわかった。

すなわち、第３図に示すように、例えば、インバータ回
路において、第２図に示したようなりｊＣＭＯＳトーテ
ムポール型とＣＭＯＳ回路の０゜６ｐＦの負荷における
それぞれの遅延時間ｔｐｄの電源電圧Ｖｃｃ依存性をシ
ミュレーションしてみると、Ｂ１ＣＭＯＳトーテムポー
ル型は、Ｖｃｃが２．５ｖ程度になると急激にスピード
が落ちることが判明した。この理由は以下の通りである
。

第２図のようなりｉＣＭＯＳＩ−−テムボール型の場合
、次式がなりたつ。

Ｖｉｈｍｉｎ　＝　Ｖｂｅ＋Ｖｔｈ　＝　Ｖｃｃｍｉｎ
−Ｖｂｅすなわち、動作可能な最小の入力ハイ電圧Ｖｉ
ｈｍｉｎは、ＮＰＮ２の順方向電圧ＶｂｅとＮＭＯ８４
のスレッショルド電圧ｖｔｈとの和に等しく、かつ動作
可能な最小の電源電圧Ｖ　ｃｃｍｉｎからＮＰＮＩ−の
Ｖｂｅを引いた値に等しい。従って、動作可能な最小の
電源電圧Ｖｃｃｍｊｎは、Ｖｃｃｍｊｎ＝　２　Ｖｂｅ＋　Ｖｔｈ＝２×Ｑ、９＋
０．６＝２．４．（Ｖ）となる。従って、ｖｃｃが２．５Ｖ程度になると急激に
スピードが遅くなる。

このように、第２図のような従来のトーテムポール型Ｂ
ｉＣＭＯＳ回路では、電源電圧が３Ｖないし２．５Ｖ程
度に低電源電圧化されるとＢ　ｊ、　ＣＭＯＳ化のメリ
ットがなくなる。

本発明の目的は、重負荷部でＣＭＯＳ回路に対してスピ
ードの優位性を保持しながら、Ｖｃｃが３Ｖないし２．
５Ｖ程度の低電源電圧化を達成することができる半導体
集積回路を提供することにある。

本発明の他の目的は、上記半導体集積回路を用いて高性
能なマイクロプロセッサ等を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明による半導体集積回
路は、出力端子と、バイポーラトランジスタおよびＭＯ
Ｓトランジスタを含み、第１の電源電位と前記出力端子
との間に接続された出力プルアップ回路と、前記出力端
子にコレクタが接続され、第２の電源電位にエミッタが
接続されたバイポーラトランジスタと、該バイポーラト
ランジスタを駆動する微分回路と、該微分回路と前記出
力プルアップ回路の制御久方端子とに接続された入力端
子とを具備するものである。

本発明による半導体集積回路は、他の見地によれば、ト
ーテムポール接続されたバイポーラトランジスタを出力
段に有するバイポーラ・ＣＭＯＳ回路において、前記ト
ーテムポール接続されたバイポーラトランジスタの下側
のトランジスタの駆動を、該下側のトランジスタのベー
スに接続された微分回路により行なうようにしたもので
ある。

好ましくは、本発明による半導体集積回路は、ＬＳＩ中
でＣＭＯＳ回路と使いわけ、重負荷部に対して前述の微
分回路を有するバイポーラ・Ｍ○Ｓ複合回路を用い、軽
負荷部に対してＣＭＯＳ回路を用いる。

本発明の半導体集積回路もしくはマイクロプロセッサは
、好ましくは、ＩｆＡ対値が３．３Ｖ以下の電位の電源
端子と、接地電位の電源端子とを有し、同電位間で動作
するものである。

「作　用コ従来のＢｉＣＭＯＳｌ〜−テムポール型回路は、先に述
へたように、低電源電圧になると、下側のＮＰＮバイポ
ーラトランジスタのベース駆動が弱くなり、スピードの
劣化が激しい。そのため、本発明ではそのベース駆動を
微分回路によって行ない、低電源電圧でもベース駆動が
弱くならないようにしたものである。従って、３Ｖない
し２．５Ｖ程度の低電源電圧でも重負荷部でＣＭＯＳ回
路より高速な論理回路が得られる。軽負荷部で高速なＣ
ＭＯＳ＠路と重負荷部で高速な本回路を使いわけること
によって、ＬＳＩの更なる高速、高集積化が可能となる
。

また、本回路の消費電力は電源電圧の２乗に比例するが
、本回路は低電源電圧化され、かつスイッチング時のみ
しか電力を消費しないので、低消費電力の論理回路を実
現することができる。逆にいえば、本発明を適用したＬ
ＳＩの大規模化が許容消費電力の点で可能となる。した
がって、システムを構成するＬＳＩチップ数を低減する
とともに、ＬＳＩの入出力インタフェース回路での大き
な遅延時間を減らすことができ、高性能なプロセッサ等
のＬＳＩシステムを実現することが可能となる。

（以下、余白）［実施例］以下、本発明の各種実施例について図面を参照しながら
詳細に説明する。

まず、第１図に本発明の第１の実施例を示す。

本実施例の回路はインバータ回路である。第２図と同一
部品は同一番号で示しである。このインバータ回路は、
出力段を構成するＮＰＮＩ、２とＮＭＯ８］、２、ＮＰ
ＮＩを制御するとともに論理を採るＰＭＯ３３とＮＭ、
Ｏ８５、入力端子８とＮ　Ｉ−’Ｎ２のベースとの間に
接続されたコンデンサ１０、ＮＰＮ２とのベースとＧＮ
Ｄ間に接続された抵抗１］から成る。ＰＭＯ８３とＮＰ
ＮＩとは出力プルアップ回路を構成している。

入力８がロウレベルになると、ＰＭＯ８３がオン、ＮＭ
Ｏ８５がオフで、Ｎ　Ｉ−’　Ｎ　ｌがオンになり、Ｎ
ＭＯ３１２がオフになる。また、コンデンサ１０と抵抗
１１からなる微分回路によって、ＮＰＮ２のベース電位
が下がり、ＮＰＮ２がオフになる。

従って、出力９はハイレベルになる。一方、入力８がハ
イレベルになると、ＰＭＯ８３がオフ、ＮＭＯ８５がオ
ンで、ＮＰＮｌがオフになり、ＮＭ○Ｓ１２がオンにな
る。また、コンデンサ１０と抵抗１１とからなる微分回
路によって、ＮＰＮ２のベース電位が上がり、ＮＰＮ２
がオンになる。

従って、出力９はロウレベルになる。その際、出力端子
９の負荷容量（図示せず）の電荷はオン状態のＮＰＮ２
を介して放電されるので、出力９は急速にロウレベルに
なる。また、０Ｍ０８回路と同様、直流パスがないので
消費電力が小さい。

第１８図は、第１図の回路を半導体基板に実装した場合
の断面構造図を示す。第１図と同一部品は同一番号で示
しである。Ｐ型基板のＮウェル１８１内にＮＰＮＩが形
成されている。Ｐ型基板のＮウェル１８２内にＰＭＯ８
３と、Ｎウェル１８２のＶｃｃ電位固定用のＮ型領域１
８５が形成されている。Ｐ型基板上に、ＮＭＯ８５，１
２と、Ｐ型基板のＧＮＤ電位固定用のＰ要領域１８４が
形成されている。Ｎウェル１８３内に、ＮＰＮ２とＰ型
拡散抵抗１１が形成されている。抵抗１１は、ポリシリ
コン抵抗であってもよい。各ウェルの下にはＮ型埋込層
がある。各素子はフィールド酸化膜１．８０によって分
離されている。１つのフィールド酸化膜１８０上に、絶
縁膜を間に挾んでポリシリコン膜で構成されたコンデン
サ］０が形成されている。上記各素子は第１図の回路図
にしたがって相互に結線されている。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、第３図に示すように、２．５Ｖ程度の低電源電
圧でも、０Ｍ０８回路に対してスピードの優位性をもた
せることができる。なお、ＮＭＯ８５の代わりに、ＮＰ
ＮＩのベース−エミッタ間に抵抗を挿入することも可能
である。あるいは、第１図の回路のＮＰＮＩのベース−
エミッタ間に抵抗を追加することも可能である。それら
の場合は、出力レベルが電源電圧フル振幅になるので、
必要な場合はそのようにすれば良い。また、先に述へた
ように、入力８が立ち下がる時に、ＮＰＮ２のベース電
位が下がるので、バイポーラトランジスタのベース−エ
ミッタ間耐圧が低い場合には、ＮＰＮ２のベース−エミ
ッタ間に、クランプ用のダイオードを挿入しておけば良
い。以下の実施例では、このダイオードは省略している
が、必要な場合は挿入すれば良い。また、ＮＯＲ＠路等
は同様の考えで構成できることは明らかであろう。ＮＭ
Ｏ８１２は、なくても論理動作するが、あれば、ＤＣ（
直流）的に安定となる。

なお、第１８図に示したように、ＮＰＮＩと２はＰ型基
板からアイソレーションされた縦型構造を有していので
、優れた高速性を得ることができる。また、微分回路の
抵抗は拡散層あるいはポリシリコンで形成すれば良い。

また、微分回路のコンデンサは異なる層のポリシリコン
同士で形成すれば良い。

第１６図は同様の考えでクロックド・インバータを構成
した例である。第１図と同一部品は同一番号で示す。Ｐ
ＭＯ８３と電源電位７の間にＰＭ○５１６０を挿入し、
ＮＭＯ８５とＧＮＤ間にＮＭＯ８１６１を挿入し、ＮＭ
Ｏ８１２とＧＮ、Ｄ間にＮＭＯ８１６３を挿入し、ＮＰ
Ｎ２のベースエミッタ間にＮＭＯ８１６／ｌを挿入して
いる。ＰＭＯ８１６０とＮＭＯ８］、６４のゲートには
制御信号φｎを入力し、ＮＭＯ８１６１と１６３のゲー
トには制御信号φｐを入力する。通常のインバータとし
て動作させる時には、φｐ＝ｎ＝ハイレベルＤ＝ロウレ
ベルとする。その結果、ＰＭＯ８Ｉ６０とＮＭＯ８１６
１と１６３がオンし、ＮＭＯ８１６４がオフするので、
等価回路は第１図のようになり、インバータとして動作
する。出力をハイインピーダンスとして動作させる時に
はφｐ−ロウレベル、φｎ＝ハイレベルとする。その結
果、ＰＭＯ８１６０がオフし、ＮＰＮＩへのベース電流
が断たれるのでＮＰＮＩはオフする。また、ＮＭＯ８１
６４がオンし、ＮＰＮ２のベース電位がＧＮＤ電位にな
るので、ＮＰＮ２はオフする。さらに、ＮＭＯ３］、６
１と１６３がオフする。したがって、ハイインピーダン
ス状態が形成される。

本発明の第２の実施例を第４図に示す。本実施例の回路
はインバータ回路を例とする。第１図と同一部品は同一
番号で示す。このインバータ回路は、出力段を構成する
ＮＰＮＩ、２、ダイオード４０とＮＭＯ８］、２、ＮＰ
ＮＩを制御するＰＭ○Ｓ３、入力端子８とＮＰＮ２のベ
ース間に接続されたコンデンサ１０、ＮＰＮ２のベース
とＧＮＩ’）間に接続された抵抗１１とから成る。

入力８がロウレベルになると、ＰＭＯ３３がオンで、Ｎ
ＰＮＩがオンになり、ＮＭＯ８１２がオフになる。また
、コンデンサ１０と抵抗１１とからなる微分回路によっ
て、ＮＰＮ２のベース電位が下がり、ＮＰＮ２がオフに
なる。従って、出力９はハイレベルになる。一方、入力
８がハイレベルになると、ＰＭＯ８３がオフで、ＮＰＮ
ｌがオフになり、ＮＭＯ８１２がオンになる。また、コ
ンデンサ１０と抵抗１１とからなる微分回路によって、
ＮＰＮ２のベース電位が上がり、ＮＰＮ２がオンになる
。従って、出力９はロウレベルになる。その際、出力端
子９の負荷容量（図示せず）の電荷はオン状態のＮＰＮ
２とダイオード４０を介して放電されるので、出力９は
急速にロウレベルになる。また、ＣＭＯＳ回路と同様、
直流パスがないので消費電力が小さい。

＝２０本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５ｖ程度の低電源電圧でもＣＭＯＳ回路に
対してスピードの優位性をもたせることができる。なお
、ＮＰＮＩのベース−エミッタ間に抵抗を追加すること
も可能である。その場合は、出力レベルが電源電圧フル
振幅になるので、必要な場合はそのようにすれば良い。

また、ＮＯＲ回路等は同様の考えで構成できることは明
らかであろう。

本発明の第３の実施例を第５図に示す。本実施例の回路
はインバータ回路を例とする。第１図と同一部品は同一
番号で示す。この回路は、出力段を構成するＮＰＮＩと
２．ＮＰＮＩを制御するとともに論理を採るＰＭＯ８３
とＮＭＯ８５、入力端子８とＮＰＮ２のベースとの間に
接続されたコンデンサ１０．ＮＰＮ２のベースとＧＮＤ
間に接続された抵抗１１、入力端子８とＮＰＮ２のベー
スとの間に接続されゲートが出力端子９に接続されたＮ
ＭＯ８５０から成る。

入力８がロウレベルになると、ＰＭＯ８３がオン、ＮＭ
Ｏ８５がオフで、ＮＰＮＩがオンになる。

また、コンデンサ１０と抵抗１１とからなる微分回路に
よって、ＮＰＮ２のベース電位が下がり、ＮＰＮ２がオ
フになる。従って、出力９はハイレベルになる。一方、
入力８がハイレベルになると、ＰＭＯ８３がオフ、ＮＭ
Ｏ８５がオンテ、ＮＰＮｌがオフになる。また、コンデ
ンサ１０と抵抗１１とからなる微分回路によって、ＮＰ
Ｎ２のベース電位が上がり、ＮＰＮ２がオンになる。そ
の時、出力９が立ち下がるまでオン状態のＮＭＯＳ　５
０を介してもベース電流が供給される。従って、出力９
は急速にロウレベルになる。また、ＣＭＯＳ回路と同様
、直流パスがないので消費電力が小さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５ｖ程度の低電源電圧でもＣＭＯＳ回路に
対してスピードの優位性をもたせることができる。なお
、ＮＭＯ８５の代わりに、ＮＰＮＩのベース−エミッタ
間に抵抗を挿入することも可能である。あるいは、ＮＰ
ＮＩのベース−エミッタ間に抵抗を追加することも可能
である。

それらの場合は、出力ハイレベルが電源電圧フル振幅に
なるので、必要な場合はそのようにすれば良い。また、
第１図のＮＭＯ８１’２を付加してもよい。ＮＯＲ回路
等は同様の考え方で構成できることは明らかであろう。

また、第５図のＮＭＯ８５０を同様に、第４図に付加す
ることも可能である。

本発明の第４の実施例を第６図に示す。本実施例の回路
はインバータ回路を例とする。第１図と同一部品は同一
番号で示す。このインバータ回路は、出力段を構成する
ＮＰＮＩ、２とＮＭＯ８Ｉ２、ＮＰＮｌを制御するとと
もに論理を採るＰＭＯ８３とＮＭＯ８５、ＮＰＮ２のベ
ース電流供給パス上にあるＮＭＯＳ　６０とコンデンサ
１０、ＮＰＮ２のベースとＧＮＤ間に接続された抵抗１
１、ＮＭＯＳ　６０とコンデンサ〕Ｏの中間点とＧ　Ｎ
　Ｄ間に接続された抵抗６１から成る。

また、ＮＭＯ８１２がオフ、ＮＭＯＳ　６０がオフで、
ＮＰＮ２がオフになる。従って、出力９はハイレベルに
なる。一方、入力８がハイレベルになると、ＰＭＯ８３
がオフ、ＮＭＯ８５がオンで、ＮＰＮＩがオフになる。

ＮＭＯ８１２はオンになる。また、ＮＭＯＳ　６０がオ
ンとなり、コンデンサ１０と抵抗１１とからなる微分回
路によって、ＮＰＮ２のベース電位が上がり、ＮＰＮ２
がオンになる。従って、出力９はロウレベルになる。そ
の際、出力端子９の負荷容量（図示せず）の電荷はオン
状態のＮＰＮ２を介して放電されるので、出力９は急速
にロウレベルになる。また、ＣＭＯＳ回路と同様、直流
パスがないので消費電力が小さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５ｖ程度の電源電圧でも、ＣＭＯＳ回路に
対してスピードの優位性をもたせることができる。なお
、ＮＭＯ８５の代わりに、ＮＰＮＩのベース−エミッタ
間に抵抗を挿入することも可能である。あるいは、ＮＰ
ＮＩのベース＝２３エミッタ間に抵抗を追加することも可能である。

それらの場合は、出力レベルが電源電圧フル振幅になる
ので、必要な場合はそのようにすれば良い。

同様の考えで、ＮＡＮＤ回路やＮＯＲ回路等、ＣＭＯＳ
回路で構成できる回路はすべて構成できることは明らか
であろう。また、第６図の回路に、第５図のＮＭＯＳ　
５０を同様に付加することも可能である。

第７図は第６図と同様の考えで２人力ＮＡＮＤ回路を構
成した例である。出力段を構成するＮＰＮｌ、２、出力
段を構成するとともに論理を採るＮＭＯ８１２１，１２
２、ＮＰＮＩを駆動するとともに論理を採るＰＭＯ３３
］、、３２．ＮＭＯ８５１，５２、ＮＰＮ２のベース電
流供給パス−ヒにあるＮＭＯ８６２，６３とコンデンサ
１０、ＮＰＮ２のベースとＧＮＤ間に接続された抵抗１
１゜、ＮＭＯ８６３とコンデンサ１０の中間点とＧＮＤ
間に接続された抵抗６１から成る。

入力８］あるいは８２がロウレベルの時は、２ＭＯ８３
１あるいは３２がオン、ＮＭＯ３５１あるいはＮＭＯ８
５２がオフで、ＮＰＮＩがオンになり、ＮＭＯ８１２１
あるいはＮＭＯ８１２２と、ＮＭＯ８６２あるいはＮＭ
、０８６３がオフになる。

従って、出力レベルは急速にハイレベルになる。

一方、入力８１と８２が共にハイレベルの時は、ＰＭＯ
５３１と３２がオフ、ＮＭＯ５５１とＮＭＯＳ５２がオ
ンでＮＰＮＩがオフになり、ＮＭＯ８１２１と１２２が
オンになる。また、ＮＭＯＳ６２と６３がオンとなり、
コンデンサ１０と抵抗１１とからなる微分回路によって
、ＮＰＮ２のベース電位が上がり、ＮＰＮ２がオンにな
る。従って、出力９はロウレベルになる。その際、出力
端子９の負荷容量（図示せず）の電荷はオン状態のＮＰ
Ｎ２を介して放電されるので、出力９は急速にロウレベ
ルになる。また、ＣＭＯＳ回路と同様、直流パスがない
ので消費電力が小さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５Ｖ程度の低電源電圧でも、ＣＭＯＳ回路
に対してスピー１くの優位性をもたせることができる。

なお、ＮＭＯ８５１と５２の代わりに、Ｎ　Ｉ）　Ｎ１
のベース−エミッタ間に抵抗を挿入することも可能であ
る。あるいは、ＮＰＮＩのベース−エミッタ間に抵抗を
追加することも可能である。それらの場合は、出力レベ
ルが電源電圧フル振幅になるので、必要な場合はそのよ
うにすれば良い。

また、第７図の回路に、第５図のＮＭＯ８５０を同様に
付加することも可能である。後述する第９図のＮＭＯ８
９０を、同様に第７図の回路に付加することも可能であ
る。

本発明の第５の実施例を第１７図に示す。本実施例の回
路はインバータ回路を例とする。第１図と同一部品は同
一番号で示す。この回路は、出力段を構成するＮＰＮＩ
、２、とＮＭＯ３ｉ２、ＮＰＮＩを制御するとともに論
理を採るＰＭＯ８３とＮＭＯ３５、ＮＰＮ２のベース電
流供給パス上にあるＮＭＯ３１７０とコンデンサ１０、
ＮＰＮ２のベースとＧＮＤ間に接続された抵抗１１、Ｎ
ＭＯ８１７０とコンデンサ１ｏの中間点とＧＮＤ間に接
続された抵抗６］から成る。

また、ＮＭＯ８１２がオフ、ＮＭＯ８１７０がオフで、
ＮＰＮ２がオフになる。従って、出力レベル９はハイレ
ベルになる。一方、入力８がハイレベルになると、ＰＭ
Ｏ８３がオフ、ＮＭＯ８５がオンで、ＮＰＮＩがオフに
なる。ＮＭＯ８］、２はオンになる。また、ＮＭＯ８１
７０がオンとなり、コンデンサ］０と抵抗１１とからな
る微分回路によって、ＮＰＮ２のベース電位が上がり、
ＮＰＮ２がオンになる。従って、出力９はロウレベルに
なる。その際、出力端子９の負荷容量（図示せず）の電
荷はオン状態のＮＰＮ２を介して放電されるので、出力
９は急速にロウレベルになる。また、０Ｍ０８回路と同
様、直流パスがないので消費電力が小さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５Ｖ程度の低電源電圧でも、０Ｍ０８回路
に対してスピードの優位性をもたせることができる。な
お、ＮＭＯ３５の代わりに、ＮＰＮＩのベース−エミッ
タ間に抵抗を挿入することも可能である。あるいは、Ｎ
ＰＮＩのベースエミッタ間に抵抗を追加することも可能
である。

同様の考えで、ＮＡＮＤ回路やＮＯＲ回路等ＣＭＯＳ回
路で構成できる回路はすべて構成できることは明らかで
あろう。

また、第１７図の回路に、第５図のＮＭＯ８５０を同様
に付加することも可能である。さらに、第１７図の回路
に、後述する第９図のＮＭＯ８９０を同様に付加するこ
とも可能である。なお、第１７図の回路ではＮＭＯ８１
２はなくてもＤＣ的に安定している。

本実施例の第６の実施例を第８図に示す。本実施例の回
路はインバータ回路を例とし、第４図と第６図の構成を
組み合わせたものである。第４図、第６図と同一部品は
同一番号で示す。この回路は、出力段を構成するＮＰＮ
Ｉ、ダイオード４０とＮＰ　Ｎ　２、ＮＭＯ３１２、Ｎ
ＰＮＩを制御するＰＭＯ３３、ＮＰＮ２のベース電流供
給パス」二にあるＮＭＯＳ　６０とコンデンサ１０．Ｎ
ＰＮ２のベースとＧＮＤ間に接続された抵抗１１、ＮＭ
Ｏ３６０とコンデンサ１０の中間点とＧＮＤ間に接続さ
れた抵抗６１から成る。

入力８がロウレベルになると、ＰＭＯ８３がオンで、Ｎ
ＰＮＩがオンになる。また、ＮＭＯ８Ｉ２がオフ、ＮＭ
ＯＳ　６０がオフで、ＮＰＮ２がオフになる。従って、
出力９はハイレベルになる。

一方、入力８がハイレベルになると、ＰＭＯ８３がオフ
、ＮＰＮＩがオフになる。ＮＭＯ３１，２はオンになる
。また、ＮＭＯＳ　６０がオンとなり、コンデンサ１０
と抵抗１１とからなる微分回路によって、ＮＰＮ２のベ
ース電位が」二かり、ＮＰＮ２がオンになる。従って、
出力９はロウレベルになる。その際、出力端子９の負荷
容量（図示せず）の電荷はオン状態のＮＰＮ２を介して
放電されるので、出力９は急速にロウレベルになる。ま
た、０Ｍ０８回路と同様、直流パスがないので消費電力
が小さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５ｖ程度の低電源電圧でも、ＣＭＯＳ回路
に対してスピードの優位性をもたせることができる。な
お、ＮＰＮＩのベース−エミッタ間に抵抗を追加するこ
とも可能である。その場合は、出力レベルが電源電圧フ
ル振幅になるので、必要な場合はそのようにすれば良い
。

同様の考えで、Ｎ　Ａ　Ｎ　Ｄｌ路やＮＯＲ回路等、Ｃ
Ｍ　ＯＳ回路で構成できる回路はすへて構成できること
は明らかであろう。

また、第８図に、第５図のＮＭＯ８５０を同様に、付加
することも可能である。

本発明の第７の実施例を第９図に示す。本実施例の回路
はインバータ回路を例とする。第１図と同一部品は同一
番号で示す。この回路は、出力段を構成するＮＰＮＩと
２、ＮＰＮＩを制御するとともに論理を採るＰＭＯ８３
とＮＭＯ８５、入力端子８とＮＰＮ２のベースとの間に
接続されたコンデンサ１０、ＮＰＮ２のベースとＧＮＤ
間に接続された抵抗１１、ＮＰＮ２を制御するとともに
論理を採るＮＭＯ８９０から成る。入力８がロウレベル
になると、ＰＭＯ８３がオン、ＮＭＯ８５がオフで、Ｎ
ＰＮＩがオンになる。また、ＮＭＯ８９０がオフで、コ
ンデンサ１０と抵抗１１とからなる微分回路によって、
ＮＰＮ２のベース電位が下がり、ＮＰＮ２がオフになる
。従って、出力９はハイレベルになる。一方、入力８が
ハイレベルになると、ＰＭＯ８３がオフ、ＮＭＯ８５が
オンで、ＮＰＮＩがオフになる。また、コンデンサ１０
と抵抗１１とからなる微分回路によって、ＮＰＮ２のベ
ース電位が上がり、ＮＰＮ２がオンになる。その時、オ
ン状態のＮＭＯ３９０を介してもベース電流が供給され
る。従って、出力９は急速にロウレベルになる。また、
ＣＭＯＳ回路と同様、直流パスがないので消費電力が小
さい。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５ｖ程度の低電源電圧でも、ＣＭＯＳ回路
に対してスピードの優位性をもたせることができる。な
お、ＮＭＯ８５の代わりに、ＮＰＮＩのベース−エミッ
タ間に抵抗を挿入する３ｌ− 一３２＝ことも可能である。あるいは、ＮＰＮＩのベース−エミ
ッタ間に抵抗を追加することも可能である。

また、第９図のＮＭＯ８９０を同様に第４図に付加する
ことも可能である。なお、ＮＭＯ８９０があるので、第
１図のＮＭＯ３１２は本実施例では不要である。

本発明の第８の実施例を第１０図に示す。本実施例の回
路はインバータ回路を例とし、第６図と第９図の構成を
組み合わせたものである。第６図、第９図と同一部品は
同一番号で示す。出力段を構成するＮＰＮＩと２、ＮＰ
ＮＩを制御するとともに論理を採るＰＭＯ８３とＮＭＯ
８５、ＮＰＮ２のベース電流供給バス上にあるＮＭＯ８
６０とコンデンサ１．Ｏ，ＮＰＮ２のベースとＧＮＤの
間に接続された抵抗１１、ＮＭＯＳ　６０とコンデンサ
１０の中間点とＧＮＤ間に接続された抵抗６１、ＮＰＮ
２を制御するとともに論理を採るＮＭＯＳ９０から成る
。

また、ＮＭＯ８６０がオフ、ＮＭＯ３９０がオフで、Ｎ
ＰＮ２がオフになる。従って、出力９はハイレベルにな
る。一方、入力８がハイレベルになると、ＰＭＯ３３が
オフ、ＮＭＯ３５がオンテ、ＮＰＮＩがオフになる。ま
た、ＮＭＯ８６０がオンとなり、コンデンサ１０と抵抗
１１とからなる微分回路によって、ＮＰＮ２のベース電
位が上がり、ＮＰＮ２がオンになる。その時、オン状態
のＮＭＯ８９０を介してもベース電流が供給される。

従って、出力９は急速にロウレベルになる。また、ＣＭ
ＯＳ回路と同様、直流パスがないので消費電力が小さい
。

本実施例によれば、低消費電力で、高速の論理回路を実
現でき、２．５Ｖ程度の低電源電圧でも、ＣＭＯＳ回路
に対してスピードの優位性をもたせることかできる。な
お、ＮＭ、Ｏ８５の代わりに、ＮＰＮ］のベース−エミ
ッタ間に抵抗を挿入することも可能である。あるいは、
ＮＰＮＩのベース−エミッタ間に抵抗を追加することも
可能である。

（以下、余白）同様の考えて、ＮＡＮＤ回路やＮＯＲ回路等ＣＭＯＳ回
路で構成できる回路はすべて構成できることは明らかで
あろう。

また、第１０図のＮＭＯ８９０を、同様に、第８図の回
路に付加することも可能である。

本発明の第９の実施例を第１１図により説明する。本実
施例はインバータ回路を例とする。第１図と同一部品は
同一番号を示す。第１図と異なる点はＮＰＮ２にベース
バイアスを施した点である。

出力段を構成するＮＰＮＩ、２とＮＭＯ８１２、ＮＰＮ
Ｉを制御するとともに論理を採るＰＭＯ８３と８ＭＯ８
５、入力端子８とＮＰＮ２のベースの間に接続されたコ
ンデンサ１０．ＮＰＮ２のベースとＧＮＤ間に接続され
た抵抗１１、ＮＰＮ２のベース電位をバイアスするＮＰ
ＮＩＩＯから成る。ＮＰＮＩ　１０のベースは、ＮＰＮ
２のベース電位を設定する基準電位１１１に接続されて
いる。

基準電位１１１の電位をｖＲとし、バイアス時のＮＰＮ
２のベース電位をＶＢとすれば、ｖＲは。

ＶＲ＝　ＶＢ＋　ＶＢＩＩ　（ＮＰＮＩＩＯ）で与えら
れる。

入力８がロウレベルになると、ＰＭＯ８３がオン、８Ｍ
Ｏ８５がオフで、ＮＰＮｌがオンになり、ＮＭＯ８１２
がオフになる。また、コンデンサ１０と抵抗１１からな
る微分回路によって、ＮＰＮ２のベース電位が下がり、
ＮＰＮ２がオフになる。

従って、出力９はハイレベルになる。一方、入力８がハ
イレベルになると、ＰＭＯ８３がオフ、８ＭＯ８５がオ
ンで、ＮＰＮＩがオフになり、ＮＭＯ８１２がオンにな
る。また、コンデンサ１０と抵抗１１からなる微分回路
によって、ＮＰＮ２のベース電位がベースバイアス電位
から上がり、ＮＰＮ２が急速にオンになる。従って、出
力９はロウレベルになる。その際、出力端子°９の負荷
容量（図示せず）の電荷は急速にオン状態になるＮＰＮ
２を介して放電されるので、出力９は急速にロウレベル
になる。

本実施例によれば、バイアス電流が流れるので若干、消
費電力が大きいが、高速の論理回路を実現でき、２．５
Ｖ程度の低電源電圧でも、ＣＭ○Ｓ回路に対してスピー
ドの優位性をもたせることができる。なお、８ＭＯ８５
の代わりに、ＮＰＮｌのベース−エミッタ間に抵抗を挿
入することも可能である。あるいは、ＮＰＮＩのベース
−エミッタ間に抵抗を追加することも可能である。それ
らの場合は、出力レベルが電源電圧フル振幅になるので
、必要な場合はそのようにすれば良い。また、ＮＭＯ８
１２は、なくても論理動作するが、あればＤＣ的に安定
となる。

同様の考えで、ＮＯＲ回路等も構成できることは明らか
であろう。

また、第１１図では、第１図の回路にベースバイアスを
施したが、今まで説明してきた回路に、同様のバイアス
法でバイアスを施すことができる。

本発明の第１０の実施例を第１２図により説明する。本
実施例の回路はインバータ回路を例とする。第１１図と
同一部品は同一番号を示す。第１１図と異なるのはＮＰ
ＮＩにもベースバイアスを施した点である。この回路は
、出力段を構成するＮＰＮＩ、２とＮＭＯ８１２、ＮＰ
ＮＩを制御するとともに論理を採るＰＭＯ８３とＮ　Ｍ
　ＯＳ　５、入力端子８とＮＰＮ２のベース間に接続さ
れたコンデンサ１０、ＮＰＮ２のベースとＧＮＤ間に１
妄続された抵抗１１、バイアス抵抗１２６、ＮＰＮｌと
２のベース電位をバイアスするＮ　Ｐ　Ｎ　］、　１．
０から成る。ＮＰＮｌ　１０のベースは、ＮＰＮＩと２
のベース電位を設定する基準電位１」１に接続されてい
る。

入力８がロウレベルになると、ＰＭＯ８３がオン、ＮＭ
Ｏ８５がオフになり、ＮＰＮＩのベース電位がバイアス
電位から上昇するので、ＮＰＮＩが急速にオンになる。

ＮＭＯ８１２はオフになる。

また、コンデンサ１０と抵抗］１からなる微分回路によ
って、ＮＰＮ２のベース電位が下がり、ＮＰＮ２がオフ
になる。従って、出力９は急速にハイレベルになる。一
方、入力８がハイレベルになると、ＰＭＯ３３がオフ、
ＮＭＯ８５がオンで、ＮＰＮＩがオフになり、ＮＭＯ８
］、２がオンになる。また、コンデンサ１０と抵抗１１
からなる微分回路によって、ＮＰＮ２のベース電位が、
ベースバイアス電位から上がり、ＮＰＮ２が急速にオン
になる。従って、出力９はロウレベルになる。

その際、出力端子９の負荷容量（図示せず）の電荷は急
速にオン状態になるＮＰＮ２を介して放電されるので、
出力９は急速にロウレベルになる。

本実施例によれば、バイアス電流が流れるので若干、消
費電力が大きいが、高速の論理回路を実現でき、２．５
ｖ程度の低電源電圧でも、ＣＭＯＳ回路に対してスピー
ドの優位性をもたせることができる。

なお、ＮＰＮＩのベース−エミッタ間に抵抗を追加する
ことも可能である。その場合は、出力レベルが電源電圧
フル振幅になるので、必要な場合はそのようにすれば良
い。また、ＮＭＯ８１，２は、なくても論理動作するが
、あれば、ＤＣ的に安定となる。

また、第１２図では、第１図の回路にベースバイアスを
施したが、今まで説明してきた回路に、３９〜同様のバイアス法でバイアスを施すことができる。

本発明の第１１の実施例を第１３図に示す。本実施例の
回路は第６図の回路にベースバイアスを施したものであ
る。第６図と同一部品は同一番号を示す。第６図と異な
る点は、ＮＰＮＩと２にベースバイアスを施した点であ
る。出力段を構成するＮ１）Ｎｌ、２とＮＭＯ８１，２
、ＮＰＮＩを制御するとともに論理を採るＰＭＯ８３と
ＮＭＯ３５、ＮＰＮ２のベース電流供給パス」二にある
ＮＭＯＳ６０とコンデンサ１０、ＮＰＮ２のベースとＧ
ＮＤ間に接続された抵抗１１、ＮＭＯ８６０とコンデン
サ１０の中間点とＧＮＤ間に接続された抵抗６１、Ｎ　
Ｉ）　Ｎ　１のベースバイアスを行なうＮＰＮ１３３、
抵抗１３４，１３５とＣＭＯＳインバータ１３６、ＮＰ
Ｎ２のベースバイアスを行なうＮＰＮ１３０、抵抗１３
１から成る。

入力８がロウレベルになると、ＰＭＯ３３がオン、ＮＭ
Ｏ８５がオフで、ＮＰＮ３がオンになる。

また、ＮＭＯ８１２はオフ、Ｎ　Ｍ　ＯＳ　６０がオフ
で、Ｎ　Ｉ？　Ｎ　２がオフになる。オンになるＮＰＮ
Ｉのベース電位はバイアス電位から上昇するので、ＮＰ
ＮＩは急速にオンになる。従って、出力９は急速にハイ
レベルになる。一方、入力８がハイレベルになると、Ｐ
ＭＯ８３がオフ、ＮＭＯ８５がオンで、ＮＰＮＩがオフ
になる。ＮＭＯ８１２はオンになる。また、ＮＭＯＳ　
６０がオンとなり、コンデンサ１０と抵抗１１からなる
微分回路によって、ＮＰＮ２のベース電位が上がり、Ｎ
ＰＮ２がオンになる。従って、出力９はロウレベルにな
る。その際、出力端子９の負荷容量（図示せず）の電荷
は、ベースバイアスされているために急速にオン状態に
なるＮＰＮ２を介して放電されるので、出力９は急速に
ロウレベルになる。

本実施例によれば、バイアス電流が流れるので若干、消
費電力が大きいが、高速の論理回路を実現でき、２．５
ｖ程度の低電源電圧でも、ＣＭＯＳ回路に対してスピー
ドの優位性をもたせることができる。また、ベースバイ
アス用の基準電位発生用の電源回路が不要となる。なお
、ＮＰＮＪのベース−エミッタ間に抵抗を追加すること
も可能である。その場合は、出力レベルが電源電圧フル
振幅になるので、必要な場合はそのようにすれば良い。

同様の考えで、ＮＡＮＤ回路やＮＯＲ回路等、ＣＭＯＳ
回路で構成できる回路はすべて構成できることは明らか
であろう。

また、第１３図では、第６図の回路にベースバイアスを
施したが、今まで説明してきた回路に、同様のバイアス
法でバイアスを施すことができる。

本発明の第１２の実施例を第１４図に示す。この回路は
マクロセルの一例として、ラッチ回路伝承し、データの
保持を行なうＣＭＯＳインバータ３２０、Ｂ　］ＣＭＯ
Ｓインバータ３２１、及びＣＭｏ５ｔ〜ランスフアゲー
ト３２３と、ラッチパルスの反転信号を作るＣＭＯＳイ
ンバータ３２２と、Ｄ　ｉ　ｎを通過／不通過を制御す
るＣＭＯ５１〜ランスフアゲ−１−３２４からなる。Ｂ
ｊＣＭＯＳインバータ３２１は、いままで説明してきた
ものを用いればよい。Ｄｊｎを人力する時は、ラッチパ
ルスＴをハイレベルにする。その結果、１ヘランスフア
ゲート３２４がオンし、１〜ランスフアゲート３２３が
オフする。そしてＤ　ｏｕｔのレベルがＤｊｎのレベル
になる。その後、ラッチパルスＴをロウレベルにする。

すると、トランスファゲート３２４がオフし、１〜ラン
スフアゲ−１〜３２３がオンし、ＣＭＯＳインバータ３
２０．ＢｊＣＭＯＳインバータ３２１、及びＣＭＯＳ＋
−ランスフアゲ−１−３２３でデータを保持する。ＣＭ
ＯＳ回路は負荷の軽いところで速く、ＢｉＣＭＯＳ回路
は負荷の重いところで速いので、このようにＣＭＯＳ回
路とＢｉｃＭＯ８回路を使いわければ、小さい面積でス
ピードの速いマクロセルを作ることができる。本実施例
によれば、低消費電力で面積効率が良く。

２．５■程度の低電源電圧でも、ＣＭＯＳ回路に対して
スピードの優位性のあるマクロセルを実現することがで
きる。

本発明の第１３の実施例を第１５図に示す。同図におい
て、３３０はＬＳＩチップ、３３１は本発明の実施例で
示したＢｉＣＭＯＳ論理回路、３３２は本発明の実施例
で示したマクロセル、３３３は通常のＣＭＯＳ論理回路
である。第２０図に示すように、ＣＭＯＳ回路は負荷Ｃ
１の軽いところで速く、ＢｉＣＭＯＳ回路は負荷ＣＬの
重いところで速いので、そのようにＣＭＯＳ回路を使い
わけ、かつ、それらに供給するＶ　ｃ　ｃ電源電位を３
．３Ｖ以下にする。いままで説明してきた回路の消費電
力はベースバイアス電流を除けば、ＶｃＣの２乗に比例
するので、Ｖｃｃを下げることによってＬＳＩチップ３
３０の消費電力を大幅に下げることができる。逆に言え
ば、許された消費電力まで集積度の向上が可能となる。

したがって、システムを構成するＬＳＩチップの数を減
らすことが可能となり、ＬＳＩの入出力インタフェース
回路での大きな遅延時間を減らすことができる。

また、本発明のＢｉＣＭＯＳ回路はＶｃｃが３゜３■な
いし２．５■程度までの低電源電圧においてもＣＭＯＳ
回路に対してスピードの優位性がある。したがって、本
実施例によれば、高性能なマイクロプロセッサ等のＬＳ
Ｉシステムを実現することができる。

本発明の第１４の実施例を第１９図に示す。同図は電子
計算機の一般的な構成を示しており、バス１９０を介し
て中央処理装置ＣＰ　Ｕ　（Ｃｅｎｔｒａ］Ｐｒｏｃｅ
ｓｓｊｎｇ　Ｕｎｊｔ）、このＣＰＵと、やりとりする
データを記憶するメモリ、メモリコントローラ、Ｉ１０
プロセッサが接続されている。このシステムにおいて、
例えば、ＣＰＵを例に取ると、演算を高速に行なうため
に、ＣＰＵに用いられる論理回路は高速性能が要求され
る。一方、このＣＰＵがいくつかのＬＳＩチップに分割
されていると、ＬＳＩ間での信号の伝搬遅延時間が大き
くなり、システム性能が上がらないので、Ｌ　Ｓ　Ｉの
大規模化が必要になる。しかし、ＬＳＩが大規模化する
と、消費電力が増大するので、低消費電力の論理回路が
必須となる。したがって、以上に説明した論理回路は高
速でかつ低消費電力であるので、本論理回路を第１５図
のような方法でマイクロプロセッサ等に適用すると、高
性能なシステ１１を構築することができる。

本実施例によれば、ＣＭＯＳの２倍程度の性能を有する
高性能なマイクロプロセッサ等を実現することができる
。

［発明の効果］本発明によれば、低電源電圧でもスピードの劣化が小さ
い微分型ＢｊＣＭＯＳ複合回路を用いたので、Ｖｃｃ＝
２．５Ｖ程度の低電源電圧でも、ＣＭＯＳ回路に対して
重負荷部でスピーＩ−の優位性があり、低消費電力で、
高速の論理回路を実現できる効果がある。また、本論理
回路を用いることによって、Ｉ、　Ｓ　Ｉ全体の性能の
向上を図ることができる。また、Ｖ　ｃｃ二２．５Ｖ程
度の低電源電圧でも、ＣＭＯＳ回路に対して重負荷部で
スピー１〜の優位性があるので、本回路を適用したＬＳ
Ｉの低電源電圧化及びＣＭＯＳ回路との使いわけが可能
となり、ＬＳＩチップの大規模化が消費電力と回路占有
面積の点で可能になる。したがって、本回路を用いて、
高性能なプロセッサ等のＩ、ＳＴシステムを実現できる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＢｊＣＭＯＳ複合のイ
ンバータ回路図、第２図は従来のＢｉＣＭＯＳ複合のイ
ンバータ回路図、第３図は各種論理回路の遅延時間の電
源電圧依存性のシミュレーション結果を示すグラフ、第
４図は本発明の第２の実施例のＢｊ、ＣＭＯＳ複合のイ
ンバータ回路図、第５図は本発明の第３の実施例のＢｉ
ＣＭＯＳ複合のインバータ回路図、第６図は本発明の第
４の実施例のＢｉＣＭＯＳ複合のインバータ回路図、第
７図は第６図の実施例を応用したＢｉＣＭＯＳ複合の２
人力ＮＡＮＤ回路図、第８図は本発明の第６の実施例の
ＢｊＣＭＯＳ複合のインバータ回路図、第９図は本発明
の第７の実施例のＢｉＣＭＯＳ複合のインバータ回路図
、第１０図は本発明の第８の実施例のＢｉＣＭＯＳ複合
のインバータ回路図、第１１図は本発明の第９の実施例
のＢｊＣＭＯＳ複合のインバータ回路図、第１２図は本
発明の第１０の実施例のＢｉＣＭＯＳ複合のインバータ
回路図、第１３図は本発明の第１１の実施例のＢｊＣＭ
ＯＳ複合のインバータ回路図、第１４図は本発明の第１
２の実施例のＢｉＣＭＯＳ複合のラッチ回路図、第１５
図は本発明の第１３の実施例のＢ］ＣＭＯＳ複合のＬＳ
Ｉチップの構成図、第１６図は第１図実施例を応用した
ＢｉＣＭＯＳ？ｊ（合のクロックド・インバータ回路図
、第１７図は本発明の第５の実施例のＢｉＣＭＯＳ複合
のインバータ回路図、第１８図は第１図のＢｉＣＭＯＳ
複合のインバータ回路の半導体基板へ実装した場合の断
面構造図、第１９図は本発明の第１４の実施例の計算機
システムの構成図、第２０図はＣＭＯＳ回路と本発明の
Ｂ：ｉＣＭＯＳ回路の遅延時間の負荷依存性を示すグラ
フである。１．２・・・ＮＰＮバイポーラトランジスタ、３ＰＭＯ
８＋−ランジスタ、５．１２・・・ＮＭＯＳトランジス
タ、１０　コンデンサ、」」　抵抗、６０．１、７０・
・ＮＭＯＳトランジスタ、３３０・・・ＬＳＩチップ。

Claims

【特許請求の範囲】１、出力端子と、バイポーラトランジスタおよびＭＯＳトランジスタを含
み、第１の電源電位と前記出力端子との間に接続された
出力プルアップ回路と、前記出力端子にコレクタが接続
され、第２の電源電位にエミッタが接続されたバイポー
ラトランジスタと、該バイポーラトランジスタを駆動する微分回路と、該微分回路と前記出力プルアップ回路の制御入力端子と
に接続された入力端子とを具備することを特徴とする半導体集積回路。２、出力端子と、バイポーラトランジスタおよびＭＯＳトランジスタを含
み、第１の電源電位と前記出力端子との間に接続された
出力プルアップ回路と、コレクタが前記出力端子に、エ
ミッタが第２の電源電位に接続されたバイポーラトラン
ジスタと、該バイポーラトランジスタを駆動する微分回路と、該微分回路と前記第１の電源電位との間にチャネルが接
続されたＮＭＯＳトランジスタと、該ＮＭＯＳトランジ
スタのゲートと前記出力プルアップ回路の制御端子とに
接続された入力端子とを具備することを特徴とする半導体集積回路。３、出力端子と、バイポーラトランジスタおよびＭＯＳトランジスタを含
み、第１の電源電位と前記出力端子との間に接続された
出力プルアップ回路と、コレクタが前記出力端子に、エ
ミッタが第２の電源電位に接続されたバイポーラトラン
ジスタと、該バイポーラトランジスタを駆動する微分回路と、該微分回路と前記出力端子との間にチャネルが接続され
たＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタのゲートと前記出力プルアップ
回路の制御端子とに接続された入力端子とを具備することを特徴とする半導体集積回路。４、前記出力プルアップ回路は、前記第１の電源電位に
コレクタが接続され前記出力端子にエミッタが接続され
たバイポーラトランジスタと、該バイポーラトランジス
タのベースと前記第１の電源電位との間にチャネルが接
続され前記入力端子にゲートが接続されたＰＭＯＳトラ
ンジスタとにより構成されることを特徴とする請求項１
、２または３記載の半導体集積回路。５、第１の電源電位にコレクタが接続され、出力端子に
エミッタが接続された第１のバイポーラトランジスタと
、該第１のバイポーラトランジスタのベースと前記第１の
電源電位との間にチャネルが接続され入力端子にゲート
が接続されたＰＭＯＳトランジスタと、それぞれ前記第１のバイポーラトランジスタのエミッタ
およびベースにアノードおよびカソードが接続されたダ
イオードと、該ダイオードのカソードにコレクタが接続され第２の電
源電位にエミッタが接続された第２のバイポーラトラン
ジスタと、該第２のバイポーラトランジスタのベースと前記入力端
子との間に接続され該第２のバイポーラトランジスタを
駆動する微分回路とを具備することを特徴とする半導体集積回路。６、トーテムポール接続されたバイポーラトランジスタ
を出力段に有するバイポーラ・ＣＭＯＳ回路において、前記トーテムポール接続されたバイポーラトランジスタ
の下側のトランジスタの駆動を、該下側のトランジスタ
のベースに接続された微分回路により行なうことを特徴
とする半導体集積回路。７、前記微分回路は抵抗およびコンデンサからなり、該
コンデンサにチャネルが接続され前記出力端子にゲート
が接続されたＮＭＯＳトランジスタを更に具備すること
を特徴とする請求項１、２、３、５または６記載の半導
体集積回路。８、前記微分回路により駆動されるバイポーラトランジ
スタのコレクタ・ベース間にチャネルが接続され、前記
入力端子にゲートが接続されたＮＭＯＳトランジスタを
更に具備することを特徴とする請求項１、２、３または
５記載の半導体集積回路。９、第１の電源電位にコレクタが接続され、出力端子に
エミッタが接続された第１のバイポーラトランジスタと
、該第１のバイポーラトランジスタのベースと前記第１の
電源電位との間にチャネルが接続され、入力端子にゲー
トが接続されたＰＭＯＳトランジスタと、それぞれ前記第１のバイポーラトランジスタのエミッタ
およびベースにアノードおよびカソードが接続されたダ
イオードと、該ダイオードのカソードにコレクタが接続され第２の電
源電位にエミッタが接続された第２のバイポーラトラン
ジスタと、該第２のバイポーラトランジスタを駆動する微分回路と
、該微分回路と前記第１の電源電位との間にチャネルが接
続され前記入力端子にゲートが接続されたＮＭＯＳトラ
ンジスタとを具備することを特徴とする半導体集積回路。１０、前記バイポーラトランジスタにベースバイアスを
施すベースバイアス手段を更に具備することを特徴とす
る請求項１、２、３、５、６または９記載の半導体集積
回路。１１、前記微分回路を構成する抵抗は拡散層抵抗である
ことを特徴とする請求項１、２、３、５、６または９記
載の半導体集積回路。１２、前記微分回路を構成する抵抗はポリシリコン抵抗
であることを特徴とする請求項１、２、３、５、６また
は９記載の半導体集積回路。１３、前記微分回路を構成するコンデンサは、絶縁層を
挾んだ異なるポリシリコン層間に形成された容量である
ことを特徴とする請求項１、２、３、５、６または９記
載の半導体集積回路。１４、前記バイポーラトランジスタは、Ｐ型基板からア
イソレーションされた縦型構造のものであることを特徴
とする請求項１、２、３、５、６または９記載の半導体
集積回路。１５、絶対値が３．３Ｖ以下の電位の電源端
子と、接地電位の電源端子とを有し、両電位間で動作す
ることを特徴とする請求項１、２、３、５、６または９
記載の半導体集積回路。１６、重負荷部に対して用いた請求項１、２、３、５、
６または９記載の半導体集積回路と、軽負荷部に対して
用いたＣＭＯＳ回路とを含むことを特徴とする半導体集
積回路。１７、絶対値が３．３Ｖ以下の電位の電源端子と、接地
電位の電源端子と、両電位間で動作する請求項１、２、
３、５、６または９記載の半導体集積回路とを具備した
ことを特徴とするマイクロプロセッサ。