JPS6069754A - コンピユ−タシステムの異常検出方法及び装置 - Google Patents
コンピユ−タシステムの異常検出方法及び装置Info
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- JPS6069754A JPS6069754A JP58176218A JP17621883A JPS6069754A JP S6069754 A JPS6069754 A JP S6069754A JP 58176218 A JP58176218 A JP 58176218A JP 17621883 A JP17621883 A JP 17621883A JP S6069754 A JPS6069754 A JP S6069754A
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- signal
- cpus
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マルチプロセッサ構成のコンピュータシステ
ムのバスの制御に係シ、特に、保守性向上、及びバス使
用待時間を一定時間内に押えるに好適なシステムの異常
検出方法および装置に関す／）Ｏ 〔発明の背景〕 従来のマルチプロセッサ構成のコノピユータシステムで
は、共通バスの使用権を決定するのに種々の方法が用い
られている。最も一般的な方法は、先Ｍｄ先方式であり
、同時にバス使用要求が発生した場合にのみ、必らかし
め与えられた優先順位に従い、使用権を決定する方法で
ある。また、乱数表４を用い憂先度を変更する方法もあ
る（例えば米国特許４．０６３２２０ Ｄｅｃ１３．１
９７７）。
ムのバスの制御に係シ、特に、保守性向上、及びバス使
用待時間を一定時間内に押えるに好適なシステムの異常
検出方法および装置に関す／）Ｏ 〔発明の背景〕 従来のマルチプロセッサ構成のコノピユータシステムで
は、共通バスの使用権を決定するのに種々の方法が用い
られている。最も一般的な方法は、先Ｍｄ先方式であり
、同時にバス使用要求が発生した場合にのみ、必らかし
め与えられた優先順位に従い、使用権を決定する方法で
ある。また、乱数表４を用い憂先度を変更する方法もあ
る（例えば米国特許４．０６３２２０ Ｄｅｃ１３．１
９７７）。
ところがいずれの場合でも、何らかの要因で高優先度の
ＣＰＵがバスを占有してしまえば、低優先度のＣＰＵの
バス使用待状態が長時間継続することがめシ得る。特に
、オンライン制御用途では、待時間が一定時間を越える
とシステムダウンにつながる可能性かめゐでいう欠点が
めった。
ＣＰＵがバスを占有してしまえば、低優先度のＣＰＵの
バス使用待状態が長時間継続することがめシ得る。特に
、オンライン制御用途では、待時間が一定時間を越える
とシステムダウンにつながる可能性かめゐでいう欠点が
めった。
本発明の目的は、共通バス制御装置に各ＣＰＵのバス占
有率を記録する機能と、待ち時間を測定する機能を持た
せることによシ、コンピュータシステムの保守性向上、
及び、各ＣＰＵＣＩ）／＜ス使用待時間を一定時間内に
押えることにあ０゜〔発明の実施例〕 本発明の詳細な説明する前に、マルチプロセッサバスの
１ｓであるＩＥＥＥ７９６に例をとり、バス交換の方法
を説明する。
有率を記録する機能と、待ち時間を測定する機能を持た
せることによシ、コンピュータシステムの保守性向上、
及び、各ＣＰＵＣＩ）／＜ス使用待時間を一定時間内に
押えることにあ０゜〔発明の実施例〕 本発明の詳細な説明する前に、マルチプロセッサバスの
１ｓであるＩＥＥＥ７９６に例をとり、バス交換の方法
を説明する。
第１図は、マルチプロセッサバスの１種であゐ、ＩＥＥ
Ｅ ７９６のバス交換部を示す。本図には、８コのＣＰ
Ｕ５，６．７が共通バスｓｒｃ接続され、互いに競合し
ながら共通バス８の制御を行なっている。
Ｅ ７９６のバス交換部を示す。本図には、８コのＣＰ
Ｕ５，６．７が共通バスｓｒｃ接続され、互いに競合し
ながら共通バス８の制御を行なっている。
８個のＣＰＵには、それぞれに、８段階の優先順位のう
ちの１つの順位が与えられている。このシステムのうち
、２つのＣＰＵ、ＣＰＵＩとＣＰＵ２に着目して、第２
図のタイミングチャートで動作を説明す。０ 第２図の例では、ＣＰＵＩには、ＣＰＵ２よシも低い優
先順位が割当てられている。ＣＰＵＩが、バスを制御し
てい心待に、ＣＰＵ２がＢＲＥＱ蒼、（臀は負論理信号
を示す）をＯＮにするとバス交換が起こる。このバス交
換の過程は、ＣＰＵ２が、共通バス上の共通資源にアク
セスするため、バスの制御を要求した時点から始まる。
ちの１つの順位が与えられている。このシステムのうち
、２つのＣＰＵ、ＣＰＵＩとＣＰＵ２に着目して、第２
図のタイミングチャートで動作を説明す。０ 第２図の例では、ＣＰＵＩには、ＣＰＵ２よシも低い優
先順位が割当てられている。ＣＰＵＩが、バスを制御し
てい心待に、ＣＰＵ２がＢＲＥＱ蒼、（臀は負論理信号
を示す）をＯＮにするとバス交換が起こる。このバス交
換の過程は、ＣＰＵ２が、共通バス上の共通資源にアク
セスするため、バスの制御を要求した時点から始まる。
この内部の要求は、バス上のクロツク・ＢＣＬＫの立下
がシエソジに同期してシシ、バス要求ＢＲＥＱ蒼′を発
生する。次に、ＣＰＵＩに対するバス優先度人力ＢＰ几
Ｎ４が″′Ｈ＃レベルとなる。
がシエソジに同期してシシ、バス要求ＢＲＥＱ蒼′を発
生する。次に、ＣＰＵＩに対するバス優先度人力ＢＰ几
Ｎ４が″′Ｈ＃レベルとなる。
ＣＰＵＩが、命令に従って動作中のときには、ＣＰＵＩ
の動作を完了させる。ＣＰＵＩの動作完了に、次のＢＣ
ＬＫの立下シエンジに同期して、バスが使用中で２！ｌ
Ｊゐことを示すＢＵＯＹが“Ｌ″レベルなる。この時点
で、ＣＰＵ１は、バスの使用権を放棄し、ＣＰＵ２は、
バス使用許可信号ＢＰｌ’ＬＮ４Ｆが”Ｌ−となって、
バスの使用権を確保する。この期間中、ＣＰＵＩのドラ
イバは、ドライブ不可能となっている。ＣＰＵ２は、次
のＢＣＬＫの立下シエンジでバスの使用権を得て、バス
交換が終了する。ＣＰＵ２はさらに、ＢＵＳＹを”Ｈ”
レベルにし、ドライバをイネーブルＤＲＶ。
の動作を完了させる。ＣＰＵＩの動作完了に、次のＢＣ
ＬＫの立下シエンジに同期して、バスが使用中で２！ｌ
Ｊゐことを示すＢＵＯＹが“Ｌ″レベルなる。この時点
で、ＣＰＵ１は、バスの使用権を放棄し、ＣＰＵ２は、
バス使用許可信号ＢＰｌ’ＬＮ４Ｆが”Ｌ−となって、
バスの使用権を確保する。この期間中、ＣＰＵＩのドラ
イバは、ドライブ不可能となっている。ＣＰＵ２は、次
のＢＣＬＫの立下シエンジでバスの使用権を得て、バス
交換が終了する。ＣＰＵ２はさらに、ＢＵＳＹを”Ｈ”
レベルにし、ドライバをイネーブルＤＲＶ。
８畳にしてバスの使用権を確保する。
以下、本発明の一実施例を図面によシ説明する。
第３図に示す実施例は、共通バス８に８コのＣＰＵを接
続し、互いにバス使用権獲得のため、競合を行ないなが
らバス使用権制御全行なっているもので、待時間が異常
に長く′ｆｘるのを回避する機能と、バス使用状況を検
知するバスモニタ機能をもっている。この競合によシ、
待時間が異常に長くなるのを回避し、システムの運行を
スムーズにするのは、待時間検出装置５０と、上位プラ
イオリティエンコーダ３００．下位プライオリティデコ
ーダ３０、及びプライオリティデコーダ４でろる。さら
に、各ＣＰ Ｕのバス占有率を監視するメモリ装置６０
と、外部バス８０を介してそのメモリ内容を読み出すデ
ータ処理装置７０を備えた、バス制御システムでるる。
続し、互いにバス使用権獲得のため、競合を行ないなが
らバス使用権制御全行なっているもので、待時間が異常
に長く′ｆｘるのを回避する機能と、バス使用状況を検
知するバスモニタ機能をもっている。この競合によシ、
待時間が異常に長くなるのを回避し、システムの運行を
スムーズにするのは、待時間検出装置５０と、上位プラ
イオリティエンコーダ３００．下位プライオリティデコ
ーダ３０、及びプライオリティデコーダ４でろる。さら
に、各ＣＰ Ｕのバス占有率を監視するメモリ装置６０
と、外部バス８０を介してそのメモリ内容を読み出すデ
ータ処理装置７０を備えた、バス制御システムでるる。
待時間が異常に長くなりのを回避する機能とバスモニタ
機能の動作を第４図を合せ以下詳細に説明する。
機能の動作を第４図を合せ以下詳細に説明する。
谷ＣＰＵから兄ぜられたバス使用要求信号Ｂ几Ｅ Ｑ
＊は、待時間検出装置５０と、下位プライオリティエン
コーダ３０に、信号線１を介して伝えられる。Ｂ几ＥＱ
蒼信号を受けた下位プライオリティエンコーダ３０は、
バス使用権を与えるべきＣＰＵ金示分水号を信号線４１
、ゲート４０を介して、信号線４３により、プライオリ
ティデコーダ４と、メモリ装置６に伝えられ、バス使用
権金侍たＣＰＵ全メモリ装置６０内に記憶し、プライオ
リティデコーダ４は、パス使用権を与えるべきＣＰＵに
、バス使用許可信号ＢＰ几Ｎ萱を信号線２を介して伝え
ゐと共に、待時間検出装置ｅ ＩＪ七ッ卜すべく、アン
ドゲート２０に伝える。一方、待時間検出装ｄ５０は、
バス使用要求信号Ｂ几ＥＱ簀によりトリがされ、バス使
用権信号ＢＰ几Ｎ畳とバスを占有しているＣＰＵが発し
てい／）ＢＵＳＹ信号との論理項をとるアンドゲート２
０の出力、リセット信号が信号線２１を介して待時間検
出装置５０の該当するリセット信号に与えられるまでの
時間を計測する。待時間検出装置５０は、各ＣＰＵにつ
いて設定した基準の待時間を備えており、ＢＲＥＱ蒼信
号によるトリガからリセット信号を受けるまでの時間が
設定基準時間よシ短い時には、リセット信号２１によシ
リセットされ、待時間検出装置５０は出力信号は出さな
い。しかし、待時間が設定基準時間よシ長い場合には、
タイムアウト信号を信号線５１を介して、上位グライオ
リティエコーダ３００に伝える。タイムアウト信号を受
信した上位フリイオリテイエ／コーダ３００は、受信後
、直ちに、下位プライオリティエンコーダ３０の出力ｆ
、禁止する禁止信号を信号線３１を介して下位プライオ
リティエンコーダ３０を禁止し、バス使用権を与えるべ
きＣＰＵを選択し、選択出力を信号線４２、オアゲート
４０を介し、信号線４３によシ、プライオリティデコー
ダ４とメモリ装置６０に伝える。
＊は、待時間検出装置５０と、下位プライオリティエン
コーダ３０に、信号線１を介して伝えられる。Ｂ几ＥＱ
蒼信号を受けた下位プライオリティエンコーダ３０は、
バス使用権を与えるべきＣＰＵ金示分水号を信号線４１
、ゲート４０を介して、信号線４３により、プライオリ
ティデコーダ４と、メモリ装置６に伝えられ、バス使用
権金侍たＣＰＵ全メモリ装置６０内に記憶し、プライオ
リティデコーダ４は、パス使用権を与えるべきＣＰＵに
、バス使用許可信号ＢＰ几Ｎ萱を信号線２を介して伝え
ゐと共に、待時間検出装置ｅ ＩＪ七ッ卜すべく、アン
ドゲート２０に伝える。一方、待時間検出装ｄ５０は、
バス使用要求信号Ｂ几ＥＱ簀によりトリがされ、バス使
用権信号ＢＰ几Ｎ畳とバスを占有しているＣＰＵが発し
てい／）ＢＵＳＹ信号との論理項をとるアンドゲート２
０の出力、リセット信号が信号線２１を介して待時間検
出装置５０の該当するリセット信号に与えられるまでの
時間を計測する。待時間検出装置５０は、各ＣＰＵにつ
いて設定した基準の待時間を備えており、ＢＲＥＱ蒼信
号によるトリガからリセット信号を受けるまでの時間が
設定基準時間よシ短い時には、リセット信号２１によシ
リセットされ、待時間検出装置５０は出力信号は出さな
い。しかし、待時間が設定基準時間よシ長い場合には、
タイムアウト信号を信号線５１を介して、上位グライオ
リティエコーダ３００に伝える。タイムアウト信号を受
信した上位フリイオリテイエ／コーダ３００は、受信後
、直ちに、下位プライオリティエンコーダ３０の出力ｆ
、禁止する禁止信号を信号線３１を介して下位プライオ
リティエンコーダ３０を禁止し、バス使用権を与えるべ
きＣＰＵを選択し、選択出力を信号線４２、オアゲート
４０を介し、信号線４３によシ、プライオリティデコー
ダ４とメモリ装置６０に伝える。
プライオリティデコーダ４は該当するＣＰＵにノ５ス使
用許町信号ＢＰ几Ｎ畳を信号線２を介して送信する。Ｂ
ＰＲＮチを受信したＣＰＵは、ＢＵＯＹ信号を″″Ｈ″
Ｈ″レベルバスを占有する。ＢＰＲＮ藁信号とＢＵＳＹ
信号は、それぞれ信号線２、信号線２３を介し、アンド
ゲート２０に伝えられ、アンドゲート出力が１Ｌ″レベ
ルとなシ、待時間検出装置５０の該当するリセット信号
に伝えられ、タイムアウト信号は停止すると共に、上位
プライオリティエンコーダ３００からの禁止信号出力が
停止し、下位プライオリティデコーダ３０が再び機能し
、正常運転に戻る。メモリ装置６０は、常時選択出力を
信号線４３を介して受信し、メモリ装置内部に記憶タイ
ミング発生装置を設けることによシ、一定時間間隔でメ
モリに書き込む。メモリ装置６０は全アドレスにデータ
を書き終えると、７ステム外部に設けられたデータ処理
装置７０Ｖｃ、メモリ内容を外部バス８０を介して送信
する。データ処理装置７０は、マイクロコンピュータ７
ステムをもち、正常時の各ＣＰＵのバス占有率分布を設
定することによυ、受信データでるるメモリ内容をもと
に各ＣＰＵのバス占有率をめ、ＣＲＴに表示、もしくは
、プリンター出力し、正常時の各ＣＰＵのバス占有率と
比較することによシ、システムの動作状況をモニタでき
る。
用許町信号ＢＰ几Ｎ畳を信号線２を介して送信する。Ｂ
ＰＲＮチを受信したＣＰＵは、ＢＵＯＹ信号を″″Ｈ″
Ｈ″レベルバスを占有する。ＢＰＲＮ藁信号とＢＵＳＹ
信号は、それぞれ信号線２、信号線２３を介し、アンド
ゲート２０に伝えられ、アンドゲート出力が１Ｌ″レベ
ルとなシ、待時間検出装置５０の該当するリセット信号
に伝えられ、タイムアウト信号は停止すると共に、上位
プライオリティエンコーダ３００からの禁止信号出力が
停止し、下位プライオリティデコーダ３０が再び機能し
、正常運転に戻る。メモリ装置６０は、常時選択出力を
信号線４３を介して受信し、メモリ装置内部に記憶タイ
ミング発生装置を設けることによシ、一定時間間隔でメ
モリに書き込む。メモリ装置６０は全アドレスにデータ
を書き終えると、７ステム外部に設けられたデータ処理
装置７０Ｖｃ、メモリ内容を外部バス８０を介して送信
する。データ処理装置７０は、マイクロコンピュータ７
ステムをもち、正常時の各ＣＰＵのバス占有率分布を設
定することによυ、受信データでるるメモリ内容をもと
に各ＣＰＵのバス占有率をめ、ＣＲＴに表示、もしくは
、プリンター出力し、正常時の各ＣＰＵのバス占有率と
比較することによシ、システムの動作状況をモニタでき
る。
また、部品の故障等、何らかの原因で、コンピュータシ
ステムが停止した場合には、共通バスから、５ＴＯＰ÷
信号が信号線２４を介してメモリ装置６０のストップ端
子に伝えられ、メモリへの書込みが停止、メモリ内容が
凍結される。コンピュータシステムの停止が検知された
ならば、コンピュータシステム外部のデータ処理装置７
０から読み出し信号を信号線７３を介して、メモリ装置
に送シ、さらに、メモリ装置内のアドレス発生回路をリ
セットする、リセット信号を信号線７１を介して伝える
ことによりリセットし、アドレス更新クロックを信号線
７２を介して伝えることによシ、メモリ装置６０の内容
を順次読み出し、コンピュータシステム停止直前の、シ
ステムの動作状態をモニタできることによシ、異常の原
因が、コンピュータシステムを構成するＣＰＵの異常で
あった場合、直ちに異常ＣＰＵを発見できる。
ステムが停止した場合には、共通バスから、５ＴＯＰ÷
信号が信号線２４を介してメモリ装置６０のストップ端
子に伝えられ、メモリへの書込みが停止、メモリ内容が
凍結される。コンピュータシステムの停止が検知された
ならば、コンピュータシステム外部のデータ処理装置７
０から読み出し信号を信号線７３を介して、メモリ装置
に送シ、さらに、メモリ装置内のアドレス発生回路をリ
セットする、リセット信号を信号線７１を介して伝える
ことによりリセットし、アドレス更新クロックを信号線
７２を介して伝えることによシ、メモリ装置６０の内容
を順次読み出し、コンピュータシステム停止直前の、シ
ステムの動作状態をモニタできることによシ、異常の原
因が、コンピュータシステムを構成するＣＰＵの異常で
あった場合、直ちに異常ＣＰＵを発見できる。
第５図に待時間検出装置の一実施例を示し、第６図のタ
イミングチャートにより動作を詳細に説明する。
イミングチャートにより動作を詳細に説明する。
待時間検出装置は、ワンショット回路とフリップフロッ
プ回路から構成され、各ｌコづつが１組となシ１つのＣ
ＰＵの待時間を監視する。本実施例では、８コのＣＰＵ
の待時間を監視するため、８ｍの待時間検出装置を設け
ている。本実施例の動作を説明するため、８組の待時間
検出装置のうちの１組の待時間検出装置を構成する、ワ
ンショット回路５２とフリップフロップ回路５３の動作
について説明する。
プ回路から構成され、各ｌコづつが１組となシ１つのＣ
ＰＵの待時間を監視する。本実施例では、８コのＣＰＵ
の待時間を監視するため、８ｍの待時間検出装置を設け
ている。本実施例の動作を説明するため、８組の待時間
検出装置のうちの１組の待時間検出装置を構成する、ワ
ンショット回路５２とフリップフロップ回路５３の動作
について説明する。
バス使用要求信号ＢＲＥＱチは、信号線ｌを介してワン
ショット回路５２のＡＯ端子に送信され、バス使用要求
信号Ｂ几ＥＱ養の立下がシェノジでトリガーされ、ワン
ショット回路５２のＱ端子出力は＠Ｌ”レベルとなシ、
コ／デ／サー５６と、抵抗器５７による設定時間後、Ｑ
端子出力は”Ｈ″となる。Ｑ端子出力は、信号線５８を
介してフリップフロップ回路５３に伝えられ、Ｑ端子出
力の立上υエンジでトリガーされ、フリップフロップ回
路５３の出力端子Ｑの出力はＨ”レベルとなる。Ｑ端子
出力゛Ｈ“は、タイムアウト信号として信号ｄ５１を介
して上位プライオリティエンコーダ３００に伝えられる
。しかし、バス使用要求信号を発したＣＰＵ０が、バス
使用許可信号ＢＰＲＮ畳を信号Ｍ２を介して受信し、バ
スを占有し、ＢＵＳＹ信号を゛Ｈ＃レベルとし、信号線
２３を介してアットゲート２０に送信されあと、アット
ゲート２０の出力は、＠Ｌ″レベルとなシ、匿号線２１
を介し℃ワンショット回路５２とフリップフロップ回路
５３をリセットすることにより、タイムアウト信号は”
Ｌ″レベルなシ、解除される。一方、ＣＰＵ０がコンデ
ンサ５６と抵抗器５７によシ設定された時間内にバス使
用権を得心と、バス使用許可信号ＢＰＲＮ養が”Ｌ＃レ
ベル、ＢＵＳＹ信号がＷ″Ｈ＃Ｈ＃レベルため、アンド
ゲート２０の出力は“Ｌ＃レベルとなシ、ワンショット
５２のＱＡ？Ａ子出力立上シによシ信号線５８を介して
、フリッグフロング回路５３のＴ端子がトリガされる前
にリセットされるため、タイムアウト信号は＠Ｌ″レベ
ルの−１：まとなり、上位プ２イオリテイエ／コーダ３
００は動作しない。
ショット回路５２のＡＯ端子に送信され、バス使用要求
信号Ｂ几ＥＱ養の立下がシェノジでトリガーされ、ワン
ショット回路５２のＱ端子出力は＠Ｌ”レベルとなシ、
コ／デ／サー５６と、抵抗器５７による設定時間後、Ｑ
端子出力は”Ｈ″となる。Ｑ端子出力は、信号線５８を
介してフリップフロップ回路５３に伝えられ、Ｑ端子出
力の立上υエンジでトリガーされ、フリップフロップ回
路５３の出力端子Ｑの出力はＨ”レベルとなる。Ｑ端子
出力゛Ｈ“は、タイムアウト信号として信号ｄ５１を介
して上位プライオリティエンコーダ３００に伝えられる
。しかし、バス使用要求信号を発したＣＰＵ０が、バス
使用許可信号ＢＰＲＮ畳を信号Ｍ２を介して受信し、バ
スを占有し、ＢＵＳＹ信号を゛Ｈ＃レベルとし、信号線
２３を介してアットゲート２０に送信されあと、アット
ゲート２０の出力は、＠Ｌ″レベルとなシ、匿号線２１
を介し℃ワンショット回路５２とフリップフロップ回路
５３をリセットすることにより、タイムアウト信号は”
Ｌ″レベルなシ、解除される。一方、ＣＰＵ０がコンデ
ンサ５６と抵抗器５７によシ設定された時間内にバス使
用権を得心と、バス使用許可信号ＢＰＲＮ養が”Ｌ＃レ
ベル、ＢＵＳＹ信号がＷ″Ｈ＃Ｈ＃レベルため、アンド
ゲート２０の出力は“Ｌ＃レベルとなシ、ワンショット
５２のＱＡ？Ａ子出力立上シによシ信号線５８を介して
、フリッグフロング回路５３のＴ端子がトリガされる前
にリセットされるため、タイムアウト信号は＠Ｌ″レベ
ルの−１：まとなり、上位プ２イオリテイエ／コーダ３
００は動作しない。
第７図によシ、本発明のモニター機能を説明する。
モニター機能は、メモリ装置６０とデータ処理装置７０
によシ実現される。メモリ装置６０は、記憶タイミング
発生装置６７と、オアゲート６４、カウンタ装置６３と
、主記憶装置のメモリ６９により構成され、外部バス８
０、外部インターフェースバス７４を介して、データ処
理装置７０と接続すゐように構成する。
によシ実現される。メモリ装置６０は、記憶タイミング
発生装置６７と、オアゲート６４、カウンタ装置６３と
、主記憶装置のメモリ６９により構成され、外部バス８
０、外部インターフェースバス７４を介して、データ処
理装置７０と接続すゐように構成する。
次に、モニター？ａ ｍ’ｆ５を発揮する各装置の動作
を説明する。
を説明する。
記憶タイミング発生装置６７は、書き込み信号を信号悪
６６を介してメモリ６９に伝え、バス使用権が与えられ
たＣＰＵ香号を示す選択信号を信号線４３を介してメモ
リ６９に記憶させるとともに、書き込みアドレスを指定
、順次吏新するためのクロック信号を信号線６５、オア
ゲート６４全介してカウンタ装置６３に伝える。カウン
タ６３の出力信号は、メモリ６９のアドレス信号として
信号線６８を介して伝えられる。カラ／り装置６３は、
０番地から最終アドレス電で？指定し、最終アドレスを
指定し終えると同時に、フルアドレス信号を信号線６２
、外部バス８０、外部インター７エースバス７４を介し
て、データ処理装置７０に伝える。フルアドレス信号を
受信したデータ処理装置７０は、全メモリ内容を読み出
す。読み出し手段は、データ処理装置７０による記憶タ
イミング発生装置６７を停止する記憶停止信号７５を介
して伝え、記憶タイミング発生装置６７を停止させ、カ
ウンタ装置６３をリセットするカウンタリセット信号を
信号［７１を介して伝え、リセットし、読み出しクロッ
ク信号を信号ｆｆ１ｌｊ７２、オアゲート６４を介しア
ドレスを発するカウンタ装置６３に伝え、絖み出し信号
を信号線７３を介して伝えることによシ、メモリ内容を
信号線６１゜外ｓ／＜ス８０ 、外ｍインターフェース
バス７４を介してデータ処理装置７０に＄９込む。
６６を介してメモリ６９に伝え、バス使用権が与えられ
たＣＰＵ香号を示す選択信号を信号線４３を介してメモ
リ６９に記憶させるとともに、書き込みアドレスを指定
、順次吏新するためのクロック信号を信号線６５、オア
ゲート６４全介してカウンタ装置６３に伝える。カウン
タ６３の出力信号は、メモリ６９のアドレス信号として
信号線６８を介して伝えられる。カラ／り装置６３は、
０番地から最終アドレス電で？指定し、最終アドレスを
指定し終えると同時に、フルアドレス信号を信号線６２
、外部バス８０、外部インター７エースバス７４を介し
て、データ処理装置７０に伝える。フルアドレス信号を
受信したデータ処理装置７０は、全メモリ内容を読み出
す。読み出し手段は、データ処理装置７０による記憶タ
イミング発生装置６７を停止する記憶停止信号７５を介
して伝え、記憶タイミング発生装置６７を停止させ、カ
ウンタ装置６３をリセットするカウンタリセット信号を
信号［７１を介して伝え、リセットし、読み出しクロッ
ク信号を信号ｆｆ１ｌｊ７２、オアゲート６４を介しア
ドレスを発するカウンタ装置６３に伝え、絖み出し信号
を信号線７３を介して伝えることによシ、メモリ内容を
信号線６１゜外ｓ／＜ス８０ 、外ｍインターフェース
バス７４を介してデータ処理装置７０に＄９込む。
データ処理装置７０は、取シ込んだデータを整理し、各
ＣＰＵのバス占有率を計算後、前回までの各ＣＰＵの累
積バス占有率と比較照合し、バス占有率が前回までと比
較し異常に大きいものがあれば、ＣＰＵを意味する異常
メツセージを出力する。取シ込んだデータに異常がない
場合は、異常のないこと全意味するメツセージを出力す
る。
ＣＰＵのバス占有率を計算後、前回までの各ＣＰＵの累
積バス占有率と比較照合し、バス占有率が前回までと比
較し異常に大きいものがあれば、ＣＰＵを意味する異常
メツセージを出力する。取シ込んだデータに異常がない
場合は、異常のないこと全意味するメツセージを出力す
る。
＊、ｂ込んだデータは、過去ｎ−１回までのデータと合
わせて谷ＣＰＵのバス占有率を計算し、新しい累積バス
占有率とし、再び、同じ動作を繰シ返す。
わせて谷ＣＰＵのバス占有率を計算し、新しい累積バス
占有率とし、再び、同じ動作を繰シ返す。
コンピュータシステムに何らかの異常が発生し、システ
ムがダウンした時には、システムダウン信号が信号線２
４を介して記憶タイミング発生装置６７に伝えられ、こ
の装置６７を停止し、さらにシステムダウン信号は、外
部バス８０、外部インターフェースバス７４金介してデ
ータ処理装置。
ムがダウンした時には、システムダウン信号が信号線２
４を介して記憶タイミング発生装置６７に伝えられ、こ
の装置６７を停止し、さらにシステムダウン信号は、外
部バス８０、外部インターフェースバス７４金介してデ
ータ処理装置。
７０に伝えられる。システムダウン信号？−受信したデ
ータ処理装置７０は、記憶停止信号を発し、信号線７５
を介して記憶タイミング発生回路７５を上記システムダ
ウン信号とともに停止し、カウンタリセット信号を発し
、信号ｌｌ１ｌｉ！７１を介してカウンタ装置６３をリ
セットし、リセット終了後、直ちに、読み出し信号を信
号線７７・３を介してメモリ６９に伝え、θ番地のデー
タを読み出し、読み出し動作終了後、カウンタリセット
信号を解除し、読み出しクロック信号を発し信号線７２
を介してオアゲート６４に伝えゲート出力によシアドレ
スが１番に移ム再びメモリ内容をこの手順によシ読み出
し、以下、最終アドレスの読み出し終了筐で本動作を繰
返えす。
ータ処理装置７０は、記憶停止信号を発し、信号線７５
を介して記憶タイミング発生回路７５を上記システムダ
ウン信号とともに停止し、カウンタリセット信号を発し
、信号ｌｌ１ｌｉ！７１を介してカウンタ装置６３をリ
セットし、リセット終了後、直ちに、読み出し信号を信
号線７７・３を介してメモリ６９に伝え、θ番地のデー
タを読み出し、読み出し動作終了後、カウンタリセット
信号を解除し、読み出しクロック信号を発し信号線７２
を介してオアゲート６４に伝えゲート出力によシアドレ
スが１番に移ム再びメモリ内容をこの手順によシ読み出
し、以下、最終アドレスの読み出し終了筐で本動作を繰
返えす。
第８図にデータ処理装置７０のデータ処理の作業手順を
示す。
示す。
データを処理装置７０内部に取込むと、各ＣＰＵについ
てのバス占有率を算出し、分布表を作成、前回までの各
ＣＰＵについての累積バス占有率の平均分布衣と比較し
、前回までより異常に長い時間バスを占有していたＣＰ
Ｕの番号を、検出し、ＣＰＵの番号と異常ｓｂのメツセ
ージをＣＲＴに表示し、プリンタに出力する。異常が見
当らない場合には、異常なしのメツセージをＣＲＴに表
示゛し、プリンタに出力する。
てのバス占有率を算出し、分布表を作成、前回までの各
ＣＰＵについての累積バス占有率の平均分布衣と比較し
、前回までより異常に長い時間バスを占有していたＣＰ
Ｕの番号を、検出し、ＣＰＵの番号と異常ｓｂのメツセ
ージをＣＲＴに表示し、プリンタに出力する。異常が見
当らない場合には、異常なしのメツセージをＣＲＴに表
示゛し、プリンタに出力する。
データ処理装置７０は、前回までのデータのうち、最も
古いデータを１つ消去し、今回入手したデータと、残シ
のデータから、新しいバス占有率の平均分布表を作成し
、次のデータ入力を待つ。次のデータ入力があると、再
び上記の処理を繰シ返す。
古いデータを１つ消去し、今回入手したデータと、残シ
のデータから、新しいバス占有率の平均分布表を作成し
、次のデータ入力を待つ。次のデータ入力があると、再
び上記の処理を繰シ返す。
なお、図中３はプライオリティエンコーダ、９〜１１は
インターフェース信号線、５０は待時間検出装置、５４
はワンショット回路、５５はフリップフロップ回路、５
９は゛Ｈ″レベル信号線でｂる。
インターフェース信号線、５０は待時間検出装置、５４
はワンショット回路、５５はフリップフロップ回路、５
９は゛Ｈ″レベル信号線でｂる。
本発明によれば、
０） システムダウン時、異常の発生したＣＰＵを即座
に検出できるため、保守が容易となる。
に検出できるため、保守が容易となる。
（２）バスが混雑している時にも、下位の優先順位のＣ
ＰＵが長時開時たされることによΦシステムダウンを同
辺できる。
ＰＵが長時開時たされることによΦシステムダウンを同
辺できる。
第１図は従来の共通バスのバス父挨７ｆｌｌＪ御部を示
すブロック図、第２図は従来の共通バスのバス交換タイ
ミングを説明するタイミングチャート、第３図は本発明
の一実施例のブロック図、第４図は本発明の優先順位を
変史すり際のタイミングチャート、第５図は本発明のう
ちの待時間検出装置の一実施例のブロック図、第６図は
第５図の位時間検出装置の動作を説明するタイミングチ
ャート、第７図は本発明のモニター機能の一実施例上水
すブロック図、第８図は本発明のデータ処理装置の動作
を説明す／ｂ７０−チャートでるゐ。 ７０・・・データ処理装ｄ、７１・・・カウ／タリセッ
ト信号−１７２・・・１ｄ−９−田しクロンク信号線、
７３・・・読み出し信号線、７４・・・外部インターフ
ェイス信号線、８０・・・外部バス、３００・・・上位
プ２イオリ第７ 固 ２１ 第８０
すブロック図、第２図は従来の共通バスのバス交換タイ
ミングを説明するタイミングチャート、第３図は本発明
の一実施例のブロック図、第４図は本発明の優先順位を
変史すり際のタイミングチャート、第５図は本発明のう
ちの待時間検出装置の一実施例のブロック図、第６図は
第５図の位時間検出装置の動作を説明するタイミングチ
ャート、第７図は本発明のモニター機能の一実施例上水
すブロック図、第８図は本発明のデータ処理装置の動作
を説明す／ｂ７０−チャートでるゐ。 ７０・・・データ処理装ｄ、７１・・・カウ／タリセッ
ト信号−１７２・・・１ｄ−９−田しクロンク信号線、
７３・・・読み出し信号線、７４・・・外部インターフ
ェイス信号線、８０・・・外部バス、３００・・・上位
プ２イオリ第７ 固 ２１ 第８０
Claims (1)
- 【特許請求の範囲】 １、共通バスに接続され、複数のＣＰＵから成るコンピ
ュータシステムの共通バスの１ｔｌＪ御方法に２いて、 前記４Ｘ故のＣＰＵのそれぞれについてバス使用要求信
号を発してから、バス使用権が与えられるまでの待時間
全測定し、待時間が前記各ＣＰＵに対して足めらｆ′し
た設定時間よりも長くなつ７′ｃ場合にバス負荷異常１
δ号を発することを特徴とするコアピユータシステムの
異常検出方法。 ２、特許請求の範囲第１項記載の共通バスの制御方法に
２いて、 前記共通バス制御［４１装置にメモリ装置を設け、前記
各ＣＰＵのバス占Ｍ時間よシ充分に短いサイクルの足ク
ロックで、各時刻に２ける前記バス使用権を得てい心前
記ＣＰＵの番号を前記メモリ装置に記憶し、前記バス負
荷異常信号が発生した時点で記憶用の前記定クロックを
停止し、前記メモリ装置の内容ｔ−読み出すこと′ｔ−
特徴とするコンピュータシステムの異常検出方法。 ３、特許請求の範囲第２項に２いて、 前日ｄバス使用侑を得た前記ＣＰＵの番号を記憶するメ
モリの内容全定期的に読今出し、前記谷ＣＰＵ毎の累積
バス占有率を計算し、バス負荷異常信号が発生した場合
にも前記メモリ内容を読み出し、前記各ＣＰＵのバス占
有率と前記累積バス占有率を照合し、前記累積バス占有
率に比し、占Ｍ率が異常に増大しているＣＰＵを検出す
ゐこと全特徴とするコンピュータシステムの異常検出方
法。 ４、特許請求の範囲第１項記載の共通バスの制御方法に
一一いて、 前記複数のＣＰＵから発せられるバス使用要求信号から
最も優先度の高い信号全識別す＠プライオリティエンコ
ーダを二組備え、第１のプライオリティエンコーダには
前記バス使用要求信号ｔそのままのタイミングで伝え、
第２のプライオリティエンコーダには、前記バス負荷異
常信号を伝え、前記バス負荷異常信号が出力されてい−
る場合には、前記第２のプライオリティエンコーダ出力
を、同信号が発せられていない場合には前記第１のプラ
イオリティエンコーダ出力を前記プライオリティデコー
ダに入力し、バス使用権を決定することを特徴とするコ
ンピュータシステムの異常検出方法。 ５、共通バスに接続された複数のＣＰＵから成るコンピ
ュータ７ステムの共通バス制御装置において、下記を特
徴とすめコンピュータシステムの異常検出装置。 α）前記複数のＣＰＵのそれぞれについてバス使用要求
信号を発してから、バス使用権を与えられるまでの待時
間を測定する装置を設け、待時間が前記各ＣＰＵに対応
して定められた設定時間よシも長くなった場合にバス負
荷異常信号を発する。 （２）前記共通バス制御装置に、前記複数のＣＰＵから
発せられる前記バス使用要求信号から最も優先度の高い
信号を識別するプライオリティエンコーダ全二組備えＪ
ｌのプライオリティエンコーダには前記バス使用要求信
号をそのままのメイミ７グで伝え、第２０プライオリテ
イエンコーダには、前記バス負荷異常信号が伝えられる
ように構成し、前記バス負荷異常信号が出力されている
場曾には、前記第２のプライオリティエンコーダの出力
を前記バス負荷異常信号が発せられていない場合には前
記第１のプライオリティエンコーダの出力を前記グライ
オリティデコータ１にへカし、バス使用権を与えるべき
ＣＰＵを決定する。 （３）前記共通バス制御装置にメモリ装置を設け、前記
各ＣＰＵのバス占有時間よシ充分に短いサイクルの定ク
ロックで、各時刻におけるバス使用権を得ていゐＣＰＵ
の番号上メモリに記憶し、このメモリの内存をメモリの
アドレス全てに書き終えた場合、及び、何らかの異常に
よシステムダウンした場合、コンピュータシステム外部
に設けられた異常診断装置に取込まれるように４４成す
る。 （４）前記異常診断装置は、前記全ＣＰＵの累積バス占
有率を計算しておき、最新のメモリ内存による前記各Ｃ
ＰＵのバス占有率と照会し、前記最新のメモリ内存によ
る前記各ＣＰＵのバス占有率のうち、累積バス占有率よ
シ異常に太き、いＣＰＵを判別し、異常診断情報とする
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176218A JPS6069754A (ja) | 1983-09-26 | 1983-09-26 | コンピユ−タシステムの異常検出方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176218A JPS6069754A (ja) | 1983-09-26 | 1983-09-26 | コンピユ−タシステムの異常検出方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6069754A true JPS6069754A (ja) | 1985-04-20 |
Family
ID=16009684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176218A Pending JPS6069754A (ja) | 1983-09-26 | 1983-09-26 | コンピユ−タシステムの異常検出方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6069754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644201A (ja) * | 1992-03-16 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 共有メモリを用いたコンピュータシステムの監視装置 |
-
1983
- 1983-09-26 JP JP58176218A patent/JPS6069754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644201A (ja) * | 1992-03-16 | 1994-02-18 | Matsushita Graphic Commun Syst Inc | 共有メモリを用いたコンピュータシステムの監視装置 |
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