JPS6070760A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6070760A
JPS6070760A JP58178473A JP17847383A JPS6070760A JP S6070760 A JPS6070760 A JP S6070760A JP 58178473 A JP58178473 A JP 58178473A JP 17847383 A JP17847383 A JP 17847383A JP S6070760 A JPS6070760 A JP S6070760A
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伸夫 佐々木
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体記憶装置に係如、特にマスクを介して情
報の書き込みがなされる、書き込み可能な読み出し専用
記憶装置（ＦＲＯＭ）に関する。
（ｂ）　技術の背景 半導体集積回路装置（ＩＣ）に配設されるＦＲＯＭを高
集積化することは、該半導体ＩＣの情報処理機能を向上
せしめる上に重要な課題となっている。
しかし現状に於て、該ＦＲＯＭに配設されるセルトラン
ジスタの微細化はほぼ限界に来ており、更に該ＦＲＯＭ
の集積度を向上せしめるためには何らかの工夫が必要で
ある。
（Ｃ）　従来技術と問題点 そこで従来提供されたのが多値化されたＦＲＯＭである
。この多値化されたＦＲＯＭは、３種類以上の異なる閾
値電圧を有するセルトランジスタによって構成される。
しかしながら該ＦＲＯＭに於ては電源電圧の関係からセ
ルトランジスタの＋４　値電圧の差を大きくとることが
できないという制約があシ、そのため該ＦＲＯＭを形成
する際のプロセス条件がきびしくガると同時に、チャネ
ル長。
ゲート酸化膜厚、チャネル領域への不純物導入量。
熱処理条件、ソース・ドレイン領域の深さ２等の変動に
よって閾値電圧がばらつき、これによって固定情報の信
頼度が損なわれて、該ＦＲＯＭを具備する半導体ＩＣの
歩留まシが低下するという問題があった。
（ｄ）　発明の目的 本発明は情報の書込み、読出しが正確になされ、且つ高
集積化が可能なＦＲＯＭを提供するものであ）、その目
的とするところは、半導体ＩＣの情報処理機能を向上せ
しめ、且つその歩留まシ向上を図ることにある。
（Ｑ）　発明の構成 即ち本発明は半導体記憶装置に於て、−導電型半導体基
板上に形成された第１のＭ、　Ｉ　Ｓ　）ランジスタと
、該第１のＭＩＳ）ランジスタ上に絶縁膜を介して配設
された一導電型半導体層上に形成されたソース及びドレ
イン領域がそれぞれ第１のＭＩＳトランジスタのソース
及びドレイン領域に１、第２のＭＩＳ）ランジスタのド
レイン領域及れぞれ異なるワード線を構成してな夛、該
第１のＭ工Ｓトランジスタ若しくは第２のＭＩＳｈラン
ジスタに於けるゲート電極下部の半導体基板別若しくは
半導体層Ｗに、選択的に不純物を導入することによって
情報が書込まれてなることを特徴とする。
（ｆ）　発明の実施例 近年、絶縁物上の多結晶シリコン（Ｓｉ）を単結晶化す
る技術が急速に発展し、該単結晶化されたＳｉ層上に、
キャリヤのモビ１１ティ等から見ても単結晶基板上に形
成される通常のトランジスタとほぼ同等の特性を持つト
ランジスタを形成することが可能に々つて来た。
本発明は上記技術を適用し、基板上に形成しだＭＩＳト
ランジスタよりなるセルトランジスタ上に、絶縁膜を介
して上記単結晶化されたＳｉ層に形成したＭＩＳ）ラン
ジスタ（セルトランジスタ）を積層することによって、
同じセル面積でビット数を２倍にふやしたものである。
そして本発明の場合はセルトランジスタの闇値電圧は２
値に形成され、所定のゲート電圧でトランジスタがＯＮ
するかしないかによって容易に且つ精度よくピットの判
定がなされる。
以下本発明を実施例について、第１図に示す本発明のＦ
ＲＯＭに配設されるセルトランジスタに於ける一実施例
の模式上面図、第２図（イ）乃至（へ）に示す本発明の
ＦＲＯＭの製造方法に於ける一実施例の工程断面図、第
３図に示す本発明のＦＲＯＭに於けるユニットセル（仮
称）の等価回路図、第４図に示す本発明のＦ　ＲＯＭに
於ける一実施例の模式上面図、及び第５図に示す本発明
のＦＲＯＭに於ける一実施例の等価回路図を用いて詳細
に説明する。
本発明のＦＲＯＭに配設される積層セルトランジスタは
、例えば第１図に示すようにｐ型シリコン＜ｓｉ）基板
１面のフィールド酸化膜２によって分離された単位セル
領域３（基板上に複数整列配設されるが同図に於ては１
領域のみ図示）に、第１のゲート酸化膜４．第１のｎ′
型多結晶シリコンゲート電極５．第１のｎ＋型ンース領
域６．第１のｎ＋型ドレイン領域７よシカる第１のセル
トランジスタ（ＭＯＳ）ランジスタ）が配設されている
。そして該第１のセルトランジスタ上に第１のソース領
域６と第１のドレイン領域７の一部を表出する第１の開
孔８ａ、８ｂを有する例えば二酸化シリコン（Ｓｔ□ｚ
　）絶縁膜９（化学気相成長による）が設けられ、その
上に前記第１の開孔８ａ。
８ｂに於て第１のソース領域６及び第１のドレイン領域
７に接し、且つ隣接素子と分離されたｐ型巣結晶Ｓｉ層
１０が配設されている。−そして該ｐ型巣結晶Ｓｉ層１
０上に第２のゲート酸化膜１１゜第２のｎ＋型多結晶Ｓ
ｉゲグー寛極１２．前記第１の開孔８ａ、８ｂを介して
それぞれ第１のｎ＋型ソース領域６及び第１のｎ＋型ド
レイン領域７に接する第２のｎ＋型ンース領域ｊ３．第
２のｎ”ｉＪドレイン領域１４よシなる第２のセルトラ
ンジスタ（ＭＯＳトランジスタ）が形成されている。
そして情報に対応して例えば第１のセルトランジスタに
於けるゲート電極５下部のｐ型Ｓｉ基板１１面に、例え
ばｐ型不純物である硼素（Ｂ）の導入層１５が形成され
、これによって該第１のセルトランジスタの閾値電圧を
高くすることによって情報が切込まれている。そして第
２のセルトランジスタ上には詔２のｎ＋型ドレイン領域
１４の一部を表出する第２の開孔１６を有する絶縁膜１
７（例えはりん珪酸ガラスよυ欧る）が形成され、該絶
縁膜１７上に前記第２の開孔１６に於て第２のｎ＋型ト
ドレイン領域１４び該第２のｎ＋型トドレイン領域１４
介して第１のｎ＋＋ドレイン領域７に接続するアルミニ
ウム（Ａ７１）配線（ビット線ＢＬ）１８が配設されて
なっている。
なお第１．第２の１１＋型多結晶Ｓ１ゲート電極５及び
１２はそれぞれ異なるワード線ＷＬ　１　、　ＷＬ　２
を構成し、又第１のｎ＋＋ソース領域６及びこれに接す
る第２のｎ＋型ンース領域１３は共通の接地ラインＶＳ
８１に接続している。
上記構造を、数値例をまじえて、製造方法に従い更に詳
しく説明する。
第２図０）参照 上記構造を形成するには、先ず例えば比抵抗１０〔Ω−
−〕程度のｐ型Ｓｉ基板１面に通常の選択酸化法によ多
素子間分離（フィールド）酸化膜２を形成し、これによ
シ分離されたｐ型Ｓｉ基板１面に通常の熱酸化法によシ
厚さ例えば３００（Ａ）程度の第１のゲート酸化膜４を
形成し１、該基板上に通常通り化学気相成長（ＣＶＤ　
）法により厚さ例えば４０００（Ａ）程度の多結晶３ｉ
層を形成し、該多結晶Ｓｉ層を通常のフォ）　＋１ソグ
ラフィ手段によりパターンニングして第１の多結晶Ｓｉ
ゲート電極５を形成し、該第１の多結晶Ｓｉゲート電極
５をマスクにして、ｐ型Ｓｉ基板１面にｎ型不純物例え
ばひ素（Ａｓ）を注入エネルギー１００〔Ｋｅｙ）、ド
ーズ量２　Ｘ　１０１５（ａｔＷ−）程度の条件で選択
的にイオン注入しくＡｓ＋はひ素イオン）所定のアニー
ル処理を施して１１０２０（ａｔ／Ｃｌ７１３以上の高
不純物濃度を有する第１のｎ＋＋ソース領域６及び第１
のｎ十型ドレイン領域７を形成する。
この際第１の多結晶Ｓｔゲグー電極５も工０２０（ａｔ
ｍ〆ｍｌ〕以上の高不純物濃度を有するｎ生型と々る。
以上により第１のセルトランジスタ（ＭＣ）Ｓトランジ
スタ）が形成される。
第２図←）参照 次いでＣＶＤ法によシ該基板上に厚さ例えば４０００［
Ａ］　程度の５ｉ０２絶縁膜を形成し、フォトリソグラ
フィ技術によりパターンニングヲ行って該第１のセルト
ランジスタ上に第１のソース、　ドレイン領域６，７面
の一部を表出する第１の開孔８ａ、８ｂを有する５ｉ０
２絶縁膜９を形成する。
なお該絶縁膜は下層かりん珪酸ガラス（ＰＳＧ）上層が
５ｉ０２よりなる２層構造とし、先ずＰＳＧ膜に開孔を
形成し、次いで該ＰＳＧ膜をリフローして該開孔の側面
をなだらかにし、次いで該ＰＳＧ膜形成面上に薄い５ｉ
Ｏｚ膜を形成し、該５ｉ０２膜に開孔を形成する方法に
よシ前記第１の開孔８ａ。
８ｂの側面を彦だらかにして、該開孔部に於ける多結晶
Ｓ１層のカバレージを更に向上せしめる場合もある。
第２図（ハ）参照 次いでＣＶＤ法によシ該基板上に厚さ例えば４０００［
：Ａ］程度の所定不純物濃度を有するｐ型多結晶Ｓｉ層
を形成し、次いで例えばレーザビーム・スキャンにより
該多結晶Ｓｉ層を単結晶化し、次いでフォトリソグラフ
ィ技術でパターンニングして、該ｉ１のセルトランジス
タの上部に前記３１０２絶縁膜９の第１の開孔８ａ、８
ｂに於て第１のセー鋸〕程度を形成する。
なお上記多結晶３７層の単結晶化に際してのレーザ・ア
ニールには例えばアルゴン（Ａｔ　）レーザを用い、そ
の条件例は基板加熱温度４５０　［’Ｃ）。
レーザ・パワー４Ｗ、ビームスポット径３Ｑ［μＩ’ｌ
ｌφ〕スキャンスピード３　［ｃｍ／　ｓｅｃ　］であ
る。
第２図に）参照 次いで通常の熱酸化法により該単結晶Ｓｉ層１０の表面
に厚さ例えば３００　ＣＡ：］程度の第２のゲート酸化
膜１１を形成し、次いで該基板上にＣＶＤ法で厚さ例え
ば４０００１ｍＡ）程度の多結晶Ｓｉ層を形成し、フォ
トリングラフィ手段によりパターンニングを行って第２
の多結晶Ｓｔゲグー電極１２を形成し、次いで該第２の
多結晶Ｓｉゲート電極１２をマスクにしてｐ型単結晶３
ｉ層１０面に、ｎ型不純物例えばＡ８を、注入エネルギ
ー１００［ＫｅＶ〕、ドーズｉ　２　Ｘ　１０　】５〔
ａ　ｔｒｒＩ／（７）程度の東件で選択的にイオン注入
し、所定のアニール処理を施して１０２０Ｃａ　ｔ　ｍ
　／ａ＋ＤＢ＋の高不純物濃度を有する第２のｎ＋型ン
ース領域１３及び第２のｎ＋＋ドレイン領域１４を形成
する。この際第２の多結晶Ｓｉゲート電極」２も１０２
０［ａｔｍ／ぺ〕以上の高不純物濃度を有するＢ＋型と
なる。
以上により第２のセルトランジスタが形成される。
第２図（１））参照 次いで該基板上にレジスｒ膜Ｒを形成し、情報に対応ス
るマスクを用いフォトプロセスによシ該レジスト膜Ｒに
、該情報を書込もうとするセルト開孔Ｈから選択的に例
えば硼素イオン（Ｂ＋）を注入エネルギー８００　（Ｋ
ｅｙ）で、２Ｘ１０１３〔ａｔｎ１／／ｄ〕程度注入し
、所定の活性化熱処理を行って例えば第１のセルトラン
ジスタに於けるゲート電極５下部のｐ型基板１面に該基
板より高不純物濃度のｐ＋＋層１５を形成する。
なお上記イオン注入に於て、加速エネルギー８００　［
Ｋｅｙ’１１に於けるＢ＋の注入深さのピークＲｐは１
．５〔μｍ〕、注入されたＢ＋の分布の標挙偏差ΔＲｐ
は０．１〔μｍ〕程度で、前記各層の膜の合計は１．６
６（μｍ〕程度である。従って第１のゲート電極５の下
部には閾値電圧を高めるのに充分なり＋が注入される。
上記と異なり第２のグー［Ｊｗ１２下部にｐ＋型領領域
形成する（第２のセルトランジスタに情報を書込む）際
のＢ＋の注入エネルギーは１５０〔Ｋｅｖ〕程度が適切
である。又第１のセルトランジスタと第２のセルトラン
ジスタのチャネル領ｉｐは５ｉＱ２絶縁膜９によって深
さ方向に４０００［Ａ’）程度へだてられているので、
他に影響を及ぼすことなしに上、下いずれかのセルトラ
ンジスタのみに情報を書込むことが可能である。カお又
上記イオン注入に際して、そのセルトランジスタのＢ＋
型のソース領域及びドレイン領域にもＢ＋が注入される
が、ドーズ量が少々いので反転等の問題を生ずることは
ない。
第２図（へ）参照 次いでＣＶＤ法により該基板上に所定の厚さの例えばＰ
ＳＧ絶縁膜１７を形成し、フォトＩ＋ソグラフィ技術に
より該ＰＳＧ絶縁膜１７に第２のｎ＋＋ドレイン領域１
４面を表出する第２の開孔１６を形成し、次いで通常の
蒸着（又はスパッタ）。
及びパターンニング工程を経て該ＰＳＧＰ縁膜１７上に
前記第２開孔１６に於て第２のｎ生型ドレイン領域１４
面に接するＡｌ配線（ビット線）１８を形成する。
そして以後図示しないが表面保護用の絶縁膜の形成等が
なされる。
第３図は上記１個のセルトランジスタ領域に積層されて
形成された２個のセルトランジスタよりなるユニットセ
ル（仮称）の等価回路を示したもので、’ｌ’ｒ＋は第
１のゲート電極５．第１のソース領域６．第１のドレイ
ン領域７等により下層に形成され、ｐ＋層の形成により
情報が書込才れた第１のセルトランジスタ、’ｌ’ｒ２
は第２のゲート電極１２゜第２のソース領域１３．第２
のドレイン領域１４等により上層に形成され情報の書込
まれていない第２のトランジスタを、又ＢＬはビット線
、ｗＬｌは下層即ち第１のセルトランジスタのゲート電
極によ）構成される下部のワード線、ｗＬ２は上層即ち
第２のセルトランジスタのゲート電極によって構成され
る上部のワード線を表わしている。
即ち本ユニットセルに於ては１個のセルトランジスタ領
域に２ビツトの情報をたくわえることができる。
本発明のＦＲＯＭに於ては、上記のようなユニットセル
が半導体基板上に例えば第４図のように並んで配設され
る。
図中、一点鎖線りで囲んだ領域が上記１個のユニットセ
ルを示している。従って同じセル領域の面積にたくわ見
られる情報量は２倍になる。即ちセルの集積度が２倍に
なる。なお同図に於てＷＬＩ〜ｗＬ、６はワード線、Ｂ
Ｌ１〜ＢＬ３ハヒソト線、Ｖ８Ｂは接地ライン、Ｄは第
１．第２のドレイン領域、２はフィールド酸化膜を示し
ている。
第５図は本発明のＦＲＯＭ！’通常の等価回路図で、図
中、例えばＷＬＩは成る行に並んで配設される下層のセ
ルトランジスタに連通している下層のワード線、ｗＬ２
はその行に並んで配設される上層のセルトランジスタに
連通している上層のワード線、乳３は隣の行に並んで配
設される下層のセルトランジスタに連通している下層の
ワード線、ｖＪＬ４はその行に並んで配設される上層の
セルトランジスタに連通している上層のワード線を示し
ており、ＢＬ１〜ＢＬｎはピット線、ＤＥＣ】はワード
選択用のデコーダ、ＤＥＣ２はビット選択用のデコーダ
、Ｔｒ】は前述した方法によ多情報が書込まれたセルト
ランジスタ、Ｔｒ２は情報の書込まれてないセルトラン
ジスタを示している。
（ｇ）　発明の詳細 な説明したように本発明によれば、情報の判定が容易に
且つ精度よく行なえる２値構造で、しかも従来に比べて
集積度が２倍のＦＲＯＭが提供される。
従って本発明は、ＬＳＩ等の高集積化及び情報処理機能
の向上に対して極めて有効である。
【図面の簡単な説明】
第１図は本発明のＦＲＯＭに配設されるセルトランジス
タの一実施例に於ける模式断面図、第２図（へ）乃至（
へ）は本発明のＦＲＯＭの製造方法に於ける一実施例の
工程断面図、第３図は本発明のＦＲＯＭに於けるユニッ
トセル（仮称）の等価回路図、第４図は本発明のＦＲＯ
Ｍに於ける一実施例の模式上面図で、第５図は本発明の
ＦＲＯＭに於ける一実施例の等価回路図である。 図に於て、１はｐ型シリコン基板、２けフィールド酸化
膜、３は単位セル領域、４は第１のゲート酸化膜、５は
第１のｎ＋型多結晶シ１１コンゲート電極（第１のワー
ド線）、６は第１のｎ＋型ソース領域、７は第１のｎ生
型ドレイン領域、８ａ。 ８ｂは第１の開孔、９は二酸化シリコン絶縁膜、１０は
ｐ型巣結晶シリコン層、１１は第２のゲート酸化膜、１
２は第２のｎ中型多結晶シリコンゲート電極（第２のワ
ード線）、１３け第２のｎ＋型ンーヌ領域、１４は第２
のｎ生型ドレイン領域、１５は硼素導入層（ｐ生型層）
、１６は開孔、１７は絶縁膜、１８はアルミニウム配線
（ビット線）を示す。 剃Ｉ唄 （Ｗ１２） Ｌ　ｊ　ｌ　Ｊ　Ｊｉ−’−・ 唇？凹 艶３聞 Ｌ ス４−Ｉ２１ｒ 峯５酊 １）ＥＣ２

Claims (1)

    【特許請求の範囲】
  1. 一導電型半導体基板上に形成された第１のＭｒＳトラン
    ジスタと、該第１のＭＩＳ）ランジスタ上に絶縁膜を介
    して配設された一導電型半導体層上に形成され、ソース
    及びドレイン領域がそれぞれ−第１のＭＩＳ）ランジス
    タのソース及びドレイン領域に接する第２のＭＩＳ）ラ
    ンジスタとを有し該第１．第２のＭＩＳ）ランジスタの
    ドレイン領域及びソース領域の一方が共通のビット線に
    接続され、且つ他方がそれぞれ接地され、更にゲート電
    極がそれぞれ異なるワード線を構成してなシ、第１のＭ
    ＩＳトランジスタ若しくは第２のＭＩＳトランジスタに
    於けるゲート電極下部の半導体基板若しくは半導体層に
    、選択的に不純物を導入することによって情報が書込ま
    れてなることを特徴とする半導体記憶装置。
JP58178473A 1983-09-27 1983-09-27 半導体記憶装置 Granted JPS6070760A (ja)

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Application Number Priority Date Filing Date Title
JP58178473A JPS6070760A (ja) 1983-09-27 1983-09-27 半導体記憶装置
DE8484110163T DE3471550D1 (en) 1983-09-27 1984-08-27 Semiconductor memory device
EP84110163A EP0135824B1 (en) 1983-09-27 1984-08-27 Semiconductor memory device
KR1019840005399A KR900002007B1 (ko) 1983-09-27 1984-09-03 반도체 기억장치
US06/654,701 US4630089A (en) 1983-09-27 1984-09-26 Semiconductor memory device

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JPS6070760A true JPS6070760A (ja) 1985-04-22
JPS6146980B2 JPS6146980B2 (ja) 1986-10-16

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EP (1) EP0135824B1 (ja)
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