JPS6070965A - 電圧昇圧回路 - Google Patents
電圧昇圧回路Info
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- JPS6070965A JPS6070965A JP58176242A JP17624283A JPS6070965A JP S6070965 A JPS6070965 A JP S6070965A JP 58176242 A JP58176242 A JP 58176242A JP 17624283 A JP17624283 A JP 17624283A JP S6070965 A JPS6070965 A JP S6070965A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Calculators And Similar Devices (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、デバイス構造が簡単で、回路素子数が少な
く、かつ電圧上昇効率が高く、精度良く電圧昇圧値が得
られる軽負荷用電圧回路として半導体集積回路にオンチ
ップで製作することができる電圧昇圧回路に関する。
く、かつ電圧上昇効率が高く、精度良く電圧昇圧値が得
られる軽負荷用電圧回路として半導体集積回路にオンチ
ップで製作することができる電圧昇圧回路に関する。
（従来技術）
従来から小型、軽量であることを必要とする各種電子装
置、たとえば、電子卓上計算機、電子腕時計などには小
型で消費電力の少ない昇圧回路として、エンハンスメン
ト型ＭＯ８）ランゾスタを用いた昇圧回路が使用されて
いる。その−例を第１図に説明する。
置、たとえば、電子卓上計算機、電子腕時計などには小
型で消費電力の少ない昇圧回路として、エンハンスメン
ト型ＭＯ８）ランゾスタを用いた昇圧回路が使用されて
いる。その−例を第１図に説明する。
第１図は倍電圧回路になっておシ、エンハンスメント型
ＭＯ８）ランジスタのＣＭＯＳ構成になっている。電圧
入力の第１．第２の開閉スイッチＮ１４ 、Ｎ１５はエ
ンハンスメント動作のＮ−ＭＯＳで構成されている。第
１．第２の開閉スイッチＮ１４．Ｎ１５のソースはこの
トランジスタのＰ−ウエルとそれぞれ共通接続されてい
る。
ＭＯ８）ランジスタのＣＭＯＳ構成になっている。電圧
入力の第１．第２の開閉スイッチＮ１４ 、Ｎ１５はエ
ンハンスメント動作のＮ−ＭＯＳで構成されている。第
１．第２の開閉スイッチＮ１４．Ｎ１５のソースはこの
トランジスタのＰ−ウエルとそれぞれ共通接続されてい
る。
また、第１．第２の開閉スイッチＮ１４．Ｎ１５のＰ−
）を制御するインバータ１１２，１１３のソースは、第
１．第２の開閉スイッチＮ１４゜Ｎ１５のソース側電極
とそれぞれ接続されている。
）を制御するインバータ１１２，１１３のソースは、第
１．第２の開閉スイッチＮ１４゜Ｎ１５のソース側電極
とそれぞれ接続されている。
第１の開閉スイッチＮ１４のソース電極はコンデンサＣ
１ｌを介してコンデンサ他端の電圧を変化させるべく配
置されているＣＭＯＳインバータＩｌｌの出力点に接続
されている。
１ｌを介してコンデンサ他端の電圧を変化させるべく配
置されているＣＭＯＳインバータＩｌｌの出力点に接続
されている。
第１の開閉スイッチＮ１４のソースは第２の開閉スイッ
チＮ１５のドレインに接続され、第２の開閉スイッチＮ
１５のソースが出力端子Ｖｏｕｔとなっている。
チＮ１５のドレインに接続され、第２の開閉スイッチＮ
１５のソースが出力端子Ｖｏｕｔとなっている。
第２の開閉スイッチＮ１５のｆ−）は、電極とした第３
のインバータ１１３の出力点に接続されている。第３の
インバータ１１３のダートは第１の開閉スイッチＮ１４
のｆ−）に接続されている。
のインバータ１１３の出力点に接続されている。第３の
インバータ１１３のダートは第１の開閉スイッチＮ１４
のｆ−）に接続されている。
第３のインバータ１１３のＮチャネル側Ｎ１３のソース
は第２の開閉スイッチＮ１５のソースと接続されている
。第２の開閉スイッチＮ１５のソースとこのトランジス
タのＰ−ウェルとは共通接続されており、いわゆる７０
−ティングサブストレートとなっておシ、前記第１の開
閉スイッチＮ１４のＰ−ウェルとはそれぞれ分離されて
いる。
は第２の開閉スイッチＮ１５のソースと接続されている
。第２の開閉スイッチＮ１５のソースとこのトランジス
タのＰ−ウェルとは共通接続されており、いわゆる７０
−ティングサブストレートとなっておシ、前記第１の開
閉スイッチＮ１４のＰ−ウェルとはそれぞれ分離されて
いる。
なお、Ｎｉｌ〜Ｎ１３．ｐＨ〜Ｐ１３はそれぞれトラン
ジスタであ、９．Ｃ１２はコンデ／す。
ジスタであ、９．Ｃ１２はコンデ／す。
−ＭＩＮは電圧入力端子である。
この回路の動作は、クロック入力端子φのハイレベルＨ
１０−レペルＬ の繰夛返しによシミ圧上昇を行なわせ
るものである。
１０−レペルＬ の繰夛返しによシミ圧上昇を行なわせ
るものである。
まず、クロック入力端子φがＬ レベルのときを説明す
る。り日ツク入力端子φが１Ｌ“レベルであるので、第
１の開閉スイッチＮ１４のｆ−）電圧はこの第１の開閉
スイッチＮ１４のｆ−）に接続しているインバータ１１
２の出力がＨレベルであるので、導通状態となっている
。そのため、第１の開閉スイッチＮ１４に接続されてい
るコンデンサＣ１ｌの電位は入力電圧（−ＶＩＮ ）と
なる。
る。り日ツク入力端子φが１Ｌ“レベルであるので、第
１の開閉スイッチＮ１４のｆ−）電圧はこの第１の開閉
スイッチＮ１４のｆ−）に接続しているインバータ１１
２の出力がＨレベルであるので、導通状態となっている
。そのため、第１の開閉スイッチＮ１４に接続されてい
るコンデンサＣ１ｌの電位は入力電圧（−ＶＩＮ ）と
なる。
また、コンデンサＣ１ｌのもう一方の電極では、インバ
ータＩｌｌの出力がＨレベルであるのでここでハ接地レ
ベルになっている。この状態で、第２の開閉スイッチＮ
１５はオフ状態になっている。
ータＩｌｌの出力がＨレベルであるのでここでハ接地レ
ベルになっている。この状態で、第２の開閉スイッチＮ
１５はオフ状態になっている。
次に、クロック人力φがＨレベルに々ると、第１の開閉
スイッチＮ１４は、この第１の開閉スイッチＮ１４のｆ
−）電圧が第２の開閉スイッチＮ１４のソース電位と等
しくなるため、オフ状態となる。そして第１の開閉スイ
ッチＮ１４に接続されたコンデンサＣ１ｌの他端が接続
されているインバータＩｌｌの出力がＬ レベルに変化
するため、−ＶＮとなる。
スイッチＮ１４は、この第１の開閉スイッチＮ１４のｆ
−）電圧が第２の開閉スイッチＮ１４のソース電位と等
しくなるため、オフ状態となる。そして第１の開閉スイ
ッチＮ１４に接続されたコンデンサＣ１ｌの他端が接続
されているインバータＩｌｌの出力がＬ レベルに変化
するため、−ＶＮとなる。
その結果、コンデンサＣ１１０両電極間は２倍の（−Ｖ
Ｎ）がかかることになシ、第１の開閉スイッチＮ１４の
ソース電位は一２ＶＮとなる。このとき、第２の開閉ス
身ツチＮ１５は導通状態となるため、その−２ＶＮの電
圧が出力端子ＶｏｕｔＫ出てくる。
Ｎ）がかかることになシ、第１の開閉スイッチＮ１４の
ソース電位は一２ＶＮとなる。このとき、第２の開閉ス
身ツチＮ１５は導通状態となるため、その−２ＶＮの電
圧が出力端子ＶｏｕｔＫ出てくる。
したがって、接地と出力端子間の電圧は−２ＶＮとな夛
、倍電圧を得ているものである。
、倍電圧を得ているものである。
しかし、従来回路の場合、エンハンスメント型の開閉ス
イッチＮ１４．Ｎ１５を使用するために、開閉スイッチ
のソース側、すなわち電圧上昇を行表わせる側に入力電
圧−ＶＮを入れるためには、ソースとサブストレート電
位を共通にしたトランジスタで表ければならず、開閉ス
イッチのＮチャネルトランジスタは、サブストレートを
浮かすためにＰ−ウェル構造あるいはそれと同等のＰ″
層内に製作しておかねばならなし制約が出てくる。
イッチＮ１４．Ｎ１５を使用するために、開閉スイッチ
のソース側、すなわち電圧上昇を行表わせる側に入力電
圧−ＶＮを入れるためには、ソースとサブストレート電
位を共通にしたトランジスタで表ければならず、開閉ス
イッチのＮチャネルトランジスタは、サブストレートを
浮かすためにＰ−ウェル構造あるいはそれと同等のＰ″
層内に製作しておかねばならなし制約が出てくる。
これは開閉スイッチをオフ状態にするためには、開閉ス
イッチのＰ−）電圧が開閉スイッチのソース電圧＋しき
い値電圧以下の電圧をかけねばならなかった。
イッチのＰ−）電圧が開閉スイッチのソース電圧＋しき
い値電圧以下の電圧をかけねばならなかった。
このため開閉スイッチの構造はＰ−ウェル内にＮＭＯ８
）ランジスタを構成するよりなフ四−テイングサブスト
レート構造をとらざるを得ない欠点を持つとともに、こ
の開閉スイッチを制御するインバータの構成も、・ソー
ス電位を上昇させたときでも開閉スイッチのｒ−トにか
かるオフ状態の電位が前記条件を満足しなければなら々
いので、インバータのソースは開閉スイッチのソースと
共通接近をしておかざるを得なかった。
）ランジスタを構成するよりなフ四−テイングサブスト
レート構造をとらざるを得ない欠点を持つとともに、こ
の開閉スイッチを制御するインバータの構成も、・ソー
ス電位を上昇させたときでも開閉スイッチのｒ−トにか
かるオフ状態の電位が前記条件を満足しなければなら々
いので、インバータのソースは開閉スイッチのソースと
共通接近をしておかざるを得なかった。
このような回路構成にした場合、インバータの持つ寄生
容量によル、コンデンサでの電圧変換効率が悪く々る欠
点を有していた。
容量によル、コンデンサでの電圧変換効率が悪く々る欠
点を有していた。
また、エンハンスメント型のＭＯＳ）ランソスタで開閉
した場合には、第１図の回路構成のごとく、たとえばＮ
チャネルＭＯ８）ランソスタの開閉スイッチを用いた場
合には、第１図のごとく負の電圧の２倍の電圧を得れる
のみで、正の２倍電圧は得れない。
した場合には、第１図の回路構成のごとく、たとえばＮ
チャネルＭＯ８）ランソスタの開閉スイッチを用いた場
合には、第１図のごとく負の電圧の２倍の電圧を得れる
のみで、正の２倍電圧は得れない。
一般的ＫＮチャネルＭＯ８）ランソスタで構成された半
導体集積回路は接地を基準として正の電圧を使用するこ
とが多く、従来回路では使用しにくい欠点を持っていた
。
導体集積回路は接地を基準として正の電圧を使用するこ
とが多く、従来回路では使用しにくい欠点を持っていた
。
逆に、Ｎチャネルエンハンスメント型開閉スイッチを用
いて正の電圧上昇を行なわせようとした場合には、開閉
スイッチのしきい値電圧ＶＴのために入力電圧からＶＴ
を引いた値がこの開閉スイッチを通して入力されるのみ
なので、その電圧上昇効率は低減せざるを得ない欠点を
持っていた。
いて正の電圧上昇を行なわせようとした場合には、開閉
スイッチのしきい値電圧ＶＴのために入力電圧からＶＴ
を引いた値がこの開閉スイッチを通して入力されるのみ
なので、その電圧上昇効率は低減せざるを得ない欠点を
持っていた。
また、このような使い方の場合には、しきい値電圧ＶＴ
のウェハプロセス依存による値変動がそのまま電圧上昇
効率に影響を及ぼし、デバイス特性上使用電圧が一定値
を得にくく好ましくない。
のウェハプロセス依存による値変動がそのまま電圧上昇
効率に影響を及ぼし、デバイス特性上使用電圧が一定値
を得にくく好ましくない。
さらに、開閉スイッチのｆ−）電圧をよシ高い電圧で制
御すればよいという方法もあるが、一般的に電圧上昇を
させて使用する場合には電源電圧よシも高い電圧は無い
ので、さらに別の電圧昇圧回路を設けて、この開閉スイ
ッチのｒ−ト電圧とせざるを得ず、回路構成上の無駄を
生ずる結果となる。このように、エンハンスメント型Ｍ
Ｏ８）ランソスタを用いた電圧昇圧回路には多くの欠点
をかかえていた。
御すればよいという方法もあるが、一般的に電圧上昇を
させて使用する場合には電源電圧よシも高い電圧は無い
ので、さらに別の電圧昇圧回路を設けて、この開閉スイ
ッチのｒ−ト電圧とせざるを得ず、回路構成上の無駄を
生ずる結果となる。このように、エンハンスメント型Ｍ
Ｏ８）ランソスタを用いた電圧昇圧回路には多くの欠点
をかかえていた。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、単一チャンネルのトランジスタで構成でき、回
路構成素子数を低減できるとともに、電圧上昇精度を高
めることができる電圧昇圧回路を提供することを目的と
する。
もので、単一チャンネルのトランジスタで構成でき、回
路構成素子数を低減できるとともに、電圧上昇精度を高
めることができる電圧昇圧回路を提供することを目的と
する。
（発明の構成）
この発明の電圧昇圧回路は、デプレッション型ＭＯ８）
ランジスタによる第１の開閉スイッチに１Ｈ”レベルを
加えるときにオンにして第１．第２のインバータの駆動
トランジスタをオンにして各インバータの出力端子を接
地電位にするとともに、第１の開閉スイッチの出力側に
電源電圧を電圧入力端子の電圧と同電位にし、第１の開
閉スイッチに１Ｌ”レベルを加えるとき第１の開閉スイ
ッチをオフにするとともに第１．第２のインバータの駆
動トランジスタをオフして第１のインバータの出力端子
に電源電圧を発生させて第１の開閉スイッチの出力側に
電源電圧の２倍の電圧を発生させると同時に、デプレッ
ション型ＭＯ８）ランジスタによる第２の開閉スイッチ
をオンさせて出力端子に２倍の電源電圧を得るようにし
たものである。
ランジスタによる第１の開閉スイッチに１Ｈ”レベルを
加えるときにオンにして第１．第２のインバータの駆動
トランジスタをオンにして各インバータの出力端子を接
地電位にするとともに、第１の開閉スイッチの出力側に
電源電圧を電圧入力端子の電圧と同電位にし、第１の開
閉スイッチに１Ｌ”レベルを加えるとき第１の開閉スイ
ッチをオフにするとともに第１．第２のインバータの駆
動トランジスタをオフして第１のインバータの出力端子
に電源電圧を発生させて第１の開閉スイッチの出力側に
電源電圧の２倍の電圧を発生させると同時に、デプレッ
ション型ＭＯ８）ランジスタによる第２の開閉スイッチ
をオンさせて出力端子に２倍の電源電圧を得るようにし
たものである。
（実施例）
以下、この発明の電圧昇圧回路の実施例について図面に
基づき説明する。第２図はその一実施例の回路図である
。この実施例においては、倍電圧回路の場合を示す。図
中のＩＩ、Ｉ２はＮチャネルＭＯ８のＥ／ｌ） （エン
ハンスメント／デプレッション）ＭＯ８構成のインバー
タである。Ｄ１〜Ｄ４がデプレッション型ＭＯ８）ラン
ソスタで、Ｅｌ。
基づき説明する。第２図はその一実施例の回路図である
。この実施例においては、倍電圧回路の場合を示す。図
中のＩＩ、Ｉ２はＮチャネルＭＯ８のＥ／ｌ） （エン
ハンスメント／デプレッション）ＭＯ８構成のインバー
タである。Ｄ１〜Ｄ４がデプレッション型ＭＯ８）ラン
ソスタで、Ｅｌ。
Ｅ２がエンハンスメント型ＭＯ８）ランソスタである。
デプレッション型ＭＯ８）ランゾスタＤ１゜Ｄ２がそれ
ぞれ第１．第２の開閉スイッチになっている。
ぞれ第１．第２の開閉スイッチになっている。
また、ＣＩ、Ｃ２はコンデンサである。φはクロック入
力端子で、図示しないクロックトライバで動作される。
力端子で、図示しないクロックトライバで動作される。
ｖＩＮは電圧入力端子である。エンハンスメントＷＭＯ
８）ランジスタＥｌ、Ｅ２゜デプレッション型ＭＯ８）
ランジスタＤ１のＰ −ト電極はクロック人力φに接続
されている。デプレツション型ＭＯ８）ランソスタＤ１
のドレインが電圧入力端子ＶＩＮに接続されている。デ
プレッション型ＭＯ８）ランジスタＤ１のソースはコン
デンサＣ１の一方の電極に接続されるとともに、インバ
ータ■２のデプレッション型ＭＯ８）ランジスタＤ４の
ドレインに接続されている。コンデンサＣＩの他端はイ
ンバータ■１の出力端子に接続されている。
８）ランジスタＥｌ、Ｅ２゜デプレッション型ＭＯ８）
ランジスタＤ１のＰ −ト電極はクロック人力φに接続
されている。デプレツション型ＭＯ８）ランソスタＤ１
のドレインが電圧入力端子ＶＩＮに接続されている。デ
プレッション型ＭＯ８）ランジスタＤ１のソースはコン
デンサＣ１の一方の電極に接続されるとともに、インバ
ータ■２のデプレッション型ＭＯ８）ランジスタＤ４の
ドレインに接続されている。コンデンサＣＩの他端はイ
ンバータ■１の出力端子に接続されている。
デプレッション型ＭＯ８）ランジスタＤ２のドレインは
デプレッション型ＭＯ８）ランジスタＤ１のソースと接
続されておシ、デプレッション型ＭＯＳトランジスタＤ
２のソースが出力端子Ｖｏｕｔになっている。コンデン
サＣ２は出力端子電圧保持用に付加されており、この出
力端子Ｖｏｕｔと接地間に接続されている。
デプレッション型ＭＯ８）ランジスタＤ１のソースと接
続されておシ、デプレッション型ＭＯＳトランジスタＤ
２のソースが出力端子Ｖｏｕｔになっている。コンデン
サＣ２は出力端子電圧保持用に付加されており、この出
力端子Ｖｏｕｔと接地間に接続されている。
インパータエ１において、エンハンスメント型ＭＯ８）
ランソスタＥ１のドレインとデプレッションＷＭＯ８）
ランソスタＤ３のソースは上述のインバータＩＩの出力
端子となっておシ、このデプレッション型ＭＯ８）ラン
ジスタＤ３のＰ−）はそのソースに接続され、ドレイン
には電源電圧ＶＤＤが印加されている。
ランソスタＥ１のドレインとデプレッションＷＭＯ８）
ランソスタＤ３のソースは上述のインバータＩＩの出力
端子となっておシ、このデプレッション型ＭＯ８）ラン
ジスタＤ３のＰ−）はそのソースに接続され、ドレイン
には電源電圧ＶＤＤが印加されている。
インバータＩ２のエンハンスメン）ＷＭＯ８）ランジス
タＥ２のソースは接地され、ドレインはデプレッション
型ＭＯ８）ランジスタＤ４のソースとともに出力端子と
表っている。デプレッション型ＭＯ８）ランジスタＤ４
のＰ−）はそのソースに接続されている。
タＥ２のソースは接地され、ドレインはデプレッション
型ＭＯ８）ランジスタＤ４のソースとともに出力端子と
表っている。デプレッション型ＭＯ８）ランジスタＤ４
のＰ−）はそのソースに接続されている。
次に、以上のように構成されたこの発明の電圧外圧回路
の動作についてクロック入力端子φが１Ｈ”の場合（印
加電圧ＶＤＤレベル）と１Ｌ”の場合（ＧＮＤレベル）
のそれぞれの状態に分けて説明する。
の動作についてクロック入力端子φが１Ｈ”の場合（印
加電圧ＶＤＤレベル）と１Ｌ”の場合（ＧＮＤレベル）
のそれぞれの状態に分けて説明する。
まず、クロック入力端子φかＨレベルの場合、インバー
タ■１およびＩ２の駆動ＭＯ８）ランジスタ、すなわち
、エンハンスメント型ＭＯ８）ランヅスタＥｌ、Ｅ２が
オン状態となり、それぞれノ出力端子はＧＮＤ（グラン
ド）レベルに表っている。第１の開閉スイッチとしての
デプレッションＷＭＯ８）ランソスタＤ１のｒ−）がＨ
レベルであるので、このデプレッション型ＭＯ８）ラン
ジスタＤ１は導通状態にあシ、そのソース電位はデプレ
ッション型トランジスタであるのでＶＩＮ＝ＶＤＤがそ
のｔｔ大入力れる。
タ■１およびＩ２の駆動ＭＯ８）ランジスタ、すなわち
、エンハンスメント型ＭＯ８）ランヅスタＥｌ、Ｅ２が
オン状態となり、それぞれノ出力端子はＧＮＤ（グラン
ド）レベルに表っている。第１の開閉スイッチとしての
デプレッションＷＭＯ８）ランソスタＤ１のｒ−）がＨ
レベルであるので、このデプレッション型ＭＯ８）ラン
ジスタＤ１は導通状態にあシ、そのソース電位はデプレ
ッション型トランジスタであるのでＶＩＮ＝ＶＤＤがそ
のｔｔ大入力れる。
また、エンハンスメント型ＭＯ８）ランジスタＥ２がオ
ンで、インバータＩ２の出力端子はＧＮＤレベルである
から、第２の開閉スイッチとしてのデプレッション型Ｍ
Ｏ８）ランジスタＤ２のｙ −ト電位カゝＬ”レベルな
のでオフ状態にある。
ンで、インバータＩ２の出力端子はＧＮＤレベルである
から、第２の開閉スイッチとしてのデプレッション型Ｍ
Ｏ８）ランジスタＤ２のｙ −ト電位カゝＬ”レベルな
のでオフ状態にある。
次にクロック入力端子φが反転し、 Ｌ レベルに匁る
と、第１開閉スイツチとしてのデプレツシ：Ｍ／ＷＭＯ
８）ランソスタＤ１はオフ状態となる。
と、第１開閉スイツチとしてのデプレツシ：Ｍ／ＷＭＯ
８）ランソスタＤ１はオフ状態となる。
またインバータＩｌ 、Ｉ２の駆動ＭＯ８）ランジスタ
、すなわち、エンハンスメント型ＭＯ８）ランジスタＥ
ｌ、Ｅ２もオフ状態と々る。これにより、インパータエ
１の出力端子には電源電圧ＶＤＤが出力される。
、すなわち、エンハンスメント型ＭＯ８）ランジスタＥ
ｌ、Ｅ２もオフ状態と々る。これにより、インパータエ
１の出力端子には電源電圧ＶＤＤが出力される。
その結果、電気的に浮遊状態におるデプルツシｓ：ｚＪ
ＭＯ８）ランジスタＤ１のソース電位は２倍のＶＤＤ電
位に持ち上げられる。
ＭＯ８）ランジスタＤ１のソース電位は２倍のＶＤＤ電
位に持ち上げられる。
また、インパータエ２のデプレッション型ＭＯＳトラン
ジスタＤ４のドレインが第１の開閉スイッチとしてのデ
プレッション型ＭＯ８）ランソスタＤ１のソースに接続
されているため、インパータエ２の出力電圧は２倍のＶ
ＤＤが出力され、その結果第２の開閉スイッチとしての
デプレッション型ＭＯ８）ランソスタＤ２がオン状態に
な夛、出力端子Ｖｏ ｕ ｔに２倍のＶＤＤ電圧が出て
くる。その電圧はコンデンサＣ２に充電され、安定化さ
れる。
ジスタＤ４のドレインが第１の開閉スイッチとしてのデ
プレッション型ＭＯ８）ランソスタＤ１のソースに接続
されているため、インパータエ２の出力電圧は２倍のＶ
ＤＤが出力され、その結果第２の開閉スイッチとしての
デプレッション型ＭＯ８）ランソスタＤ２がオン状態に
な夛、出力端子Ｖｏ ｕ ｔに２倍のＶＤＤ電圧が出て
くる。その電圧はコンデンサＣ２に充電され、安定化さ
れる。
さらに、クロック入力端子φを反転して１Ｈ′ルベルに
なると、第２の開閉スイッチとしてのデプレッション型
ＭＯ８）ランソスタＤ２はオフ状態となシ、２倍のＶＤ
Ｄ電圧がコンデンサＣ２に保持される。
なると、第２の開閉スイッチとしてのデプレッション型
ＭＯ８）ランソスタＤ２はオフ状態となシ、２倍のＶＤ
Ｄ電圧がコンデンサＣ２に保持される。
以上のようにクロック入力端子φにパルスを連続的に入
力すれば、出力端子Ｖｏｕｔには２倍のＶＤＤ電圧が常
に保持されつづける。
力すれば、出力端子Ｖｏｕｔには２倍のＶＤＤ電圧が常
に保持されつづける。
第３図はｔ＝ｔｏで動作し始めたときの電圧上昇タイミ
ングを示したものであシ、第３図（ａ）はクロック入力
端子φに入力されるクロック、第３図（ｂ）は出力端子
Ｖｏｕｔの電圧（２ＶＤＤ ） 、第３図（ｅ）は電源
電圧ＶＤＤ、第３図（ｄ）はＧＮＤ電位を示す。
ングを示したものであシ、第３図（ａ）はクロック入力
端子φに入力されるクロック、第３図（ｂ）は出力端子
Ｖｏｕｔの電圧（２ＶＤＤ ） 、第３図（ｅ）は電源
電圧ＶＤＤ、第３図（ｄ）はＧＮＤ電位を示す。
また、第４図はデプレッション型ＭＯ８）ランジスタの
ｆ−）Ｌ 時とＨ時のこの発明に適したｒ−）電位の模
式図で、第４図（ａ）はこのデプレッション型ＭＯ８）
ランジスタの概略的構成を示し、第４図（ｂ）は第３図
の時間ｔ１のときの電位図で、φ＝１Ｌ“のときのダー
ト下の電位ψＧＬはψＷＩＮよｐも電位的に低くなって
いることを示し、第４図（ｃ）は第３図の時間ｔ２のと
きの電位図であ夛、φ＝ＨのときにはψｖＩＮよ勺もψ
。１□の方が高くなるように選択していることを示して
いる。
ｆ−）Ｌ 時とＨ時のこの発明に適したｒ−）電位の模
式図で、第４図（ａ）はこのデプレッション型ＭＯ８）
ランジスタの概略的構成を示し、第４図（ｂ）は第３図
の時間ｔ１のときの電位図で、φ＝１Ｌ“のときのダー
ト下の電位ψＧＬはψＷＩＮよｐも電位的に低くなって
いることを示し、第４図（ｃ）は第３図の時間ｔ２のと
きの電位図であ夛、φ＝ＨのときにはψｖＩＮよ勺もψ
。１□の方が高くなるように選択していることを示して
いる。
一方、１５図（ａ）はデプレッション型ＭＯ８）ランジ
スタのＰ−）電位ψＧＩ、がψ７□、よシも大のとき（
ψｖＩＮ ＜ψＧＬ ）の概略的構成を示し、第５図（
ｂ）はφ＝ ＬのときにψＷＩＮ ＜ψＧ、となってい
ると、ψＷＩＮがソース側にその壕ま入ってしまい電圧
上昇をすることができなくなってしまうことを示してい
る。
スタのＰ−）電位ψＧＩ、がψ７□、よシも大のとき（
ψｖＩＮ ＜ψＧＬ ）の概略的構成を示し、第５図（
ｂ）はφ＝ ＬのときにψＷＩＮ ＜ψＧ、となってい
ると、ψＷＩＮがソース側にその壕ま入ってしまい電圧
上昇をすることができなくなってしまうことを示してい
る。
そこで、この実施例の開閉スイッチに使用できるデプレ
ッション型ＭＯ８）ランソスタのしきい値電圧条件は、
第４図（ｂ）に示すごとく、開閉スイッチのダート電位
がＬのときに入力電圧よシもこの開閉スイッチのダート
電位が低くなるような値以下のデプレッション型トラン
ジスタとなる。
ッション型ＭＯ８）ランソスタのしきい値電圧条件は、
第４図（ｂ）に示すごとく、開閉スイッチのダート電位
がＬのときに入力電圧よシもこの開閉スイッチのダート
電位が低くなるような値以下のデプレッション型トラン
ジスタとなる。
以上、説明したように、上記実施例には従来回路のごと
きフローテインダサブストレート層は不要で同一基板上
に作成できる。
きフローテインダサブストレート層は不要で同一基板上
に作成できる。
また、開閉スイッチがデプレッション型ＭＯＳトランジ
スタで構成されているため、第１のｌｌ’１スイッチと
してのデプレッション型ＭＯ８）ランジスタＤ１のダー
ト電圧は、特に電圧変換されたパルスにする必要が々く
、入力電圧を有効にソース側に転送できるので、従来の
回路構成に比較し、開閉スイッチ制御用のインバータを
１個削除できる。
スタで構成されているため、第１のｌｌ’１スイッチと
してのデプレッション型ＭＯ８）ランジスタＤ１のダー
ト電圧は、特に電圧変換されたパルスにする必要が々く
、入力電圧を有効にソース側に転送できるので、従来の
回路構成に比較し、開閉スイッチ制御用のインバータを
１個削除できる。
さらに、たとえば、第１の開閉スイッチがエンハンスメ
ント型素子の場合にはそのソース側電位はＭＯＳ）ラン
ソスタの電圧分だけ降下してしまい、電圧上昇効率が低
下してしまう。
ント型素子の場合にはそのソース側電位はＭＯＳ）ラン
ソスタの電圧分だけ降下してしまい、電圧上昇効率が低
下してしまう。
また、ＭＯＳ）ランソスタのスレッショルドレベルはウ
ェハプロセス依存が強く、素子製作後の電圧上昇値がウ
ェハプロセス毎に異なってくるため、デバイス特性の低
下を来たすことに々る。それらの欠点をデプレッション
型ＭＯ８）ランソスタにすることによシ解決している。
ェハプロセス依存が強く、素子製作後の電圧上昇値がウ
ェハプロセス毎に異なってくるため、デバイス特性の低
下を来たすことに々る。それらの欠点をデプレッション
型ＭＯ８）ランソスタにすることによシ解決している。
加えて、その利点もさることガから、電圧上昇過程を考
えれば理解できるように、電圧上昇される電極（ここで
はデプレッション型ＭＯ８）ランジスタＤ１のソース側
）の容量に電荷を蓄わえて電圧上昇させるものであるか
ら、電圧上昇用のコンデンサＣＩＫ接続されているイン
バータの浮遊容量は電荷を四スさせるもので、電圧上昇
効率を下けるものである。したがって、従来の回路のご
とく、インバータを２段使用して倍電圧を得る場合に比
較し、この実施例では１段のみで倍電圧を得れるので、
電圧上昇効率を上げることができる第６図は、この発明
の他の実施例であって、ＣＭＯＳ構成で回路を組んだ例
である。ＰＩ、Ｐ２はＰ−ＭＯＳ）ランソスタで、Ｎｌ
、Ｎ２はエンハンスメント型Ｎ−ＭＯ８）ランジスタ
、ＤＩ 、Ｄ２がデプレッション型ＮＭＯ８）ランジス
タで開閉スイッチになっている。回路動作は第１の実施
例と同様である。
えれば理解できるように、電圧上昇される電極（ここで
はデプレッション型ＭＯ８）ランジスタＤ１のソース側
）の容量に電荷を蓄わえて電圧上昇させるものであるか
ら、電圧上昇用のコンデンサＣＩＫ接続されているイン
バータの浮遊容量は電荷を四スさせるもので、電圧上昇
効率を下けるものである。したがって、従来の回路のご
とく、インバータを２段使用して倍電圧を得る場合に比
較し、この実施例では１段のみで倍電圧を得れるので、
電圧上昇効率を上げることができる第６図は、この発明
の他の実施例であって、ＣＭＯＳ構成で回路を組んだ例
である。ＰＩ、Ｐ２はＰ−ＭＯＳ）ランソスタで、Ｎｌ
、Ｎ２はエンハンスメント型Ｎ−ＭＯ８）ランジスタ
、ＤＩ 、Ｄ２がデプレッション型ＮＭＯ８）ランジス
タで開閉スイッチになっている。回路動作は第１の実施
例と同様である。
（発明の効果）
以上のように、この発明の電圧昇圧回路によれば、クロ
ック入力端子がＨレベルのとき第１の開閉スイッチをオ
ンにして第１および第２のインバータの駆動トランジス
タをオンにして各インバータの出力端子を接地電位にす
るとともに、第１の開閉スイッチの出力側に電源電圧と
電圧入力端子の電圧と同電位にし、クロック入力端子が
１Ｌ１１／ベルのとき第１の開閉スイッチをオフにする
とともに、第１．第２のイン・々−夕の駆動トランジス
タをオフにして第１のインバータの出力端子に電源電圧
を発生させて、第１の開閉スイッチの出力側に電源電圧
の２倍の電圧を発生させると同時に、第２の開閉スイッ
チをオンさせて出力端子に２倍の電源電圧を得るように
したので、少ない回路構成素子を単一チャネルで構成で
き、かつ、電圧上昇効率が高く、また、上昇精度がよい
。
ック入力端子がＨレベルのとき第１の開閉スイッチをオ
ンにして第１および第２のインバータの駆動トランジス
タをオンにして各インバータの出力端子を接地電位にす
るとともに、第１の開閉スイッチの出力側に電源電圧と
電圧入力端子の電圧と同電位にし、クロック入力端子が
１Ｌ１１／ベルのとき第１の開閉スイッチをオフにする
とともに、第１．第２のイン・々−夕の駆動トランジス
タをオフにして第１のインバータの出力端子に電源電圧
を発生させて、第１の開閉スイッチの出力側に電源電圧
の２倍の電圧を発生させると同時に、第２の開閉スイッ
チをオンさせて出力端子に２倍の電源電圧を得るように
したので、少ない回路構成素子を単一チャネルで構成で
き、かつ、電圧上昇効率が高く、また、上昇精度がよい
。
これにともない軽負荷の半導体集積回路にオンチップで
集積できるので、小型、軽量、低電圧動作のＣＯＤセン
サやその他の集積回路の電圧昇圧回路として使用できる
。
集積できるので、小型、軽量、低電圧動作のＣＯＤセン
サやその他の集積回路の電圧昇圧回路として使用できる
。
第１図は従来の電圧昇圧回路の回路図、第２図はこの発
明の電圧昇圧回路の一実施例の回路図、第３図は第２図
の電圧昇圧回路の動作を説明するためのタイムチャート
、第４図（ａ）ないし第４図（ｃ）および第５図（ａ）
および第５図（ｂ）はそれぞれ同上電圧昇圧回路に適用
されるデプレッション型ＭＯＳトランジスタの Ｌ レ
ベルと Ｈレベルの模式図、第６図はこの発明の電、圧
昇圧回路の他の実施例を示す回路図である。 工１・・・第１のインバータ、Ｉ２・・・第２のインバ
ータ、Ｅｌ、Ｅ２・・・エンハンスメン）ＷＭＯ８）ラ
ンジスタ、Ｄ１〜Ｄ４・・・デプレッション型ＭＯＳト
ランジスタ、ＣＩ、Ｃ２・・・コンデンサ、ＶＩＮ・・
・電圧入力端子、φ・・・クロック入力端子、Ｖｏｕｔ
・・・出力端子。 特許出願人 沖電気工業株式会社 第６図 手続補正書 昭和 ５師 ６月１２日 特許庁長官若杉 和 夫殿 １、事件の表示 昭和５８年 特 許 願第１７６２４２ 号２、発明の
名称 電圧昇圧回路 ３、補正をする者 事件との関係 特 詐 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄および図面７、補正の内
容 別紙の通り ７、 補正の内容 １）明細書７頁８行「接近」ヲ「接続」と訂正する。 ２）図面第２図中、符号ｒｃ４ｉ別紙朱書で示すように
「Ｃ１」と訂正する。 第 Ｅ 区 第２図
明の電圧昇圧回路の一実施例の回路図、第３図は第２図
の電圧昇圧回路の動作を説明するためのタイムチャート
、第４図（ａ）ないし第４図（ｃ）および第５図（ａ）
および第５図（ｂ）はそれぞれ同上電圧昇圧回路に適用
されるデプレッション型ＭＯＳトランジスタの Ｌ レ
ベルと Ｈレベルの模式図、第６図はこの発明の電、圧
昇圧回路の他の実施例を示す回路図である。 工１・・・第１のインバータ、Ｉ２・・・第２のインバ
ータ、Ｅｌ、Ｅ２・・・エンハンスメン）ＷＭＯ８）ラ
ンジスタ、Ｄ１〜Ｄ４・・・デプレッション型ＭＯＳト
ランジスタ、ＣＩ、Ｃ２・・・コンデンサ、ＶＩＮ・・
・電圧入力端子、φ・・・クロック入力端子、Ｖｏｕｔ
・・・出力端子。 特許出願人 沖電気工業株式会社 第６図 手続補正書 昭和 ５師 ６月１２日 特許庁長官若杉 和 夫殿 １、事件の表示 昭和５８年 特 許 願第１７６２４２ 号２、発明の
名称 電圧昇圧回路 ３、補正をする者 事件との関係 特 詐 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄および図面７、補正の内
容 別紙の通り ７、 補正の内容 １）明細書７頁８行「接近」ヲ「接続」と訂正する。 ２）図面第２図中、符号ｒｃ４ｉ別紙朱書で示すように
「Ｃ１」と訂正する。 第 Ｅ 区 第２図
Claims (2)
- （１）デプレッション型ＭＯ８）ランジスタのｒ−トに
加わるクロック信号がＨレベルのときオンにな多出力側
に入力電圧を出力しかつこのクロック信号が１Ｌ”レベ
ルのときオフとなる第１の開閉スイッチと、この第１の
開閉スイッチのオン時に接地電位を出力しかつ第１の開
閉スイッチのオフ時に電源電圧を出力して第１の開閉ス
イッチの出力側を２倍の電源電圧にする第１のインバー
タと、第１の開閉スイッチのオン時に接地電位を出力し
かつ第１の開閉スイッチのオフ時に第１の開閉スイッチ
の出力側の２倍の電源電圧が出力側に印加される第２の
イン・々−夕と、第１の開閉スイッチのオン時にオフと
々シ第１の開閉スイッチのオフ時にオンとなって上記２
倍の電源電圧を出力端子に発生させるデプレッション型
ＭＯＳトランジスタによる第２の開閉スイッチと、上記
出力端子の２倍の電源電圧を保持するコンデンサとより
なる電圧昇圧回路。 - （２）デプレッションＭＯ８型トランジスタのダート入
力電圧がオフレベルのときのこのｆ−ト直下の電位が入
力端子電位よシも低くなるようにしたことを特徴とする
特許請求の範囲第１項記載の電圧昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176242A JPS6070965A (ja) | 1983-09-26 | 1983-09-26 | 電圧昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58176242A JPS6070965A (ja) | 1983-09-26 | 1983-09-26 | 電圧昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070965A true JPS6070965A (ja) | 1985-04-22 |
| JPH0531381B2 JPH0531381B2 (ja) | 1993-05-12 |
Family
ID=16010125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58176242A Granted JPS6070965A (ja) | 1983-09-26 | 1983-09-26 | 電圧昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070965A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244068A (ja) * | 1985-08-21 | 1987-02-26 | Oki Electric Ind Co Ltd | 電圧昇圧回路 |
| JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
| JP2011062006A (ja) * | 2009-09-11 | 2011-03-24 | Murata Mfg Co Ltd | 昇圧回路 |
| JP2017042009A (ja) * | 2015-08-21 | 2017-02-23 | 新日本無線株式会社 | チャージポンプ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120122A (ja) * | 1973-03-22 | 1974-11-16 |
-
1983
- 1983-09-26 JP JP58176242A patent/JPS6070965A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120122A (ja) * | 1973-03-22 | 1974-11-16 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244068A (ja) * | 1985-08-21 | 1987-02-26 | Oki Electric Ind Co Ltd | 電圧昇圧回路 |
| JPH10243636A (ja) * | 1997-02-26 | 1998-09-11 | Toshiba Corp | 昇圧回路及び半導体記憶装置 |
| JP2011062006A (ja) * | 2009-09-11 | 2011-03-24 | Murata Mfg Co Ltd | 昇圧回路 |
| JP2017042009A (ja) * | 2015-08-21 | 2017-02-23 | 新日本無線株式会社 | チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531381B2 (ja) | 1993-05-12 |
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