JPS607168A

JPS607168A - 半導体装置の製造方法

Info

Publication number: JPS607168A
Application number: JP58115404A
Authority: JP
Inventors: Hajime Sasaki; 元佐々木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-27
Filing date: 1983-06-27
Publication date: 1985-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野］本発明は半導体装置の製造方法に関し、特にアナログ、
デジタル共存型のバイポーラ型半導体装置の製造方法に
係る。

５− 〔発明の技術的背景とその問題点〕近年、半導体装置の微細加工技術の進歩は著しく、イオ
ン注入技術、選択酸化法等が大きくこれに寄与している
。バイポーラ型半導体装置においても高集積化、高速化
を図るために選択酸化法、特にリセスビオキサイド法（
埋込み酸化法）は必要欠くべからぎる方法であシ、バイ
ポーラ型集積回路のうちＩ　Ｌ　、　ｌ１ｉｌ：ＣＬ等
の製造工程において一般的に使用されている。また、こ
のような選択酸化法を用いて例えばｐ型シリコン基板上
のｎ型半導体層にフィールド酸化膜及びこのフィールド
酸化膜によシ囲まれた素子領域を形成し、更に該素子領
域にｐ型ベース領域を形成した後、該ｐ型ベース領域の
一部及びフィールド酸化膜上にｎ型不純物、特に拡散係
数の小さい砒素をドープした多結晶シリコン膜／４’タ
ーンを形成し、これを拡散源として前記フィールド酸化
膜と接するように浅いｎ＋型エミッタ領域を形成すると
ともに、該多結晶シリコン膜パターンを電極の取出しに
利用する技術を併用６− すれば、素子特性を改善することができる。

ところで、上述した選択酸化法は種々の利点を有する一
方で以下のような欠点も有する。すなわち、選択酸化時
にバーズビーク直下にディスロケーションやＯ８Ｆ’　
（Ｏｘｉｄａｔｉｏｎ　ｉｎｄｕｃｅｄＳｔａｃｋｉｎ
ｇ　Ｆａｕｌｔｓ　）が発生し、フィールド酸化膜と接
するエミッタ領域を形成する際、パーズビーグ直下付近
で不純物の異常拡散が起こったシ、選択酸化によってリ
ンのパイルアップ現象等が発生する。この結果、Ｃ（コ
レクタ）−Ｅ（エミッタ）耐圧不良が生じ、歩留りが低
下する。この傾向は高集積化が進むとますます顕著にな
ってくる。

ここで、選択酸化のマスクとなるシリコン窒化膜及びそ
の下の薄いバッファ酸化膜の厚さとディスロケーション
等の発生との関係を述べると、シリコン窒化膜をできる
だけ薄くシ、バッファ酸化膜を厚くすればディスロケー
ション等の発生を低減することができる。一方、上述し
たようにシリコン窒化膜を薄くシ、バッファ酸化膜を厚
くすると、横方向の酸化がより進行して選択酸化時のノ
リーン変換差が大きくなるため微細化が困難となる。し
たがって、バイポーラ型半導体装置の製造に選択酸化法
を用いた場合、ディスロケーション等の発生とパターン
変換差を考慮して、シリコン窒化膜及びバッファ酸化膜
の厚さの最適条件を決定し、微細化しても歩留りが低減
しないようにしている。

ところが、選択酸化法を用い、更に砒素をドープした多
結晶シリコン膜パターンを拡散源として対向する二側面
がフィールド酸化膜と接する浅いｎ型不純物領域（エミ
ッタ領域）を形成する技術を併用して、高速度、高性能
のバイポーラ型半導体装置を得ようとした場合、上述し
た選択酸化の条件が最適であるにもかかわらず、Ｃ−Ｅ
リークあるいはＣ−Ｅショートが問題となって、予想以
上に歩留シが低下するという欠点があった。こうした歩
留り低下は、選択酸化の条件のみならず、多結晶シリコ
ン膜ノ４ターン中の不純物濃度にも影響されてディスロ
ケ−凶ン等が発生し、こうした結晶欠陥にそって不純物
の異常拡散が起こり、Ｃ−ＥＩＪ−りあるいはＣ−Ｅシ
ョートが生じるためであると予想される。

すなわち、欠陥を発生させる原因となるのは半導体層中
に発生する応力であると考えられ、この応力はフィール
ド酸化膜の膜厚が厚いほど、また拡散される不純物の濃
度が高いほど大きくなシ、両者の要因によって応力があ
る程度以上になるとディスロケーション等の欠陥が発生
すると考えられる。

そこで、本発明者はフィールド酸化膜の膜厚及び多結晶
シリコン膜パターン中の不純物濃度が歩留ｐにどのよう
に影響するかについて以下のような実験を行なった。実
験は第１図及び第２図に示したバイポーラトランジスタ
で構成された１００００素子のトランジスタアレーを用
いて厳密に評価を行った。第１図及び第２図図示のトラ
ンジスタアレーは以下のようにして製造される。まず、
ｐ−型シリコン基板１表面にｎ＋型埋９− 込み領域２を形成する。次に、全面にｎ型エピタキシャ
ル層（コレクタ領域）３を成長させた後、パッフプ酸化
膜ノ（ターン及びシリコン窒化膜）４ターンを形成する
。つづいて、選択酸化法によシフイールド酸化膜４及び
このフィールド酸化膜４によシ囲まれた素子領域を形成
する。

つづいて、前記シリコン窒化膜パターン及びバッフプ酸
化膜ツクターンを除去した後、この素子領域にｐ型不純
物をイオン注入してｐ型ベース領域５を形成する。つづ
いて、全面にアンドーグ多結晶シリコン膜を堆積し、砒
素をイオン注入して濃度を均一化した後、・母ターニン
グして砒素を含む多結晶シリコン膜ノリーン６・・・を
形成する。つづいて、この多結晶シリコン膜パターン６
・・・から砒素を拡散させて、対向する二側面が前記フ
ィールド酸化膜４に接するｎ＋型エミック領域７を形成
する。つづいて、全面にＣＶＤ−５ｔＯ２膜８を堆積し
、コンタクトホール９・・・を開孔した後、Ａｔ膜を蒸
着し、パターニングしてベース電極ＩＯを形成する。な
お、多結晶シリ１０− コン膜パターン６・・・はｎ＋型エミッタ領域７の取出
し電極であシ、各素子の共通エミッタ測定用ノ４ッドに
接続されている。同様に、ペース電極ＩＯも全てチップ
内の別の共通ベース測定用／母ッドに接続されている。

また、図示しないコレクタ電極はｎ＋型埋込み領域２よ
シ表面に取や出しチップ内の別の測定用パッドに接続さ
れている。

上述したトランジスタアレーにおいて、バッファ酸化膜
の膜厚を３００１．シリコン窒化膜の膜厚を１００ＯＸ
とし、酸化時間をに化させてフィールド酸化膜４の膜厚
を０．５〜１．５μｍの範囲で変化させた。また、、多
結晶シリコン膜パターン６の砒素濃度は２．５Ｘ１０　
〜１．０Ｘ１０　ｃｍの範囲で変化させた。１００００
素子のトランジスタアレーの測定はＣ−Ｅ間に０．３　
Ｖの電圧を印加し、リークを流ＩｃＢ≦１μＡのものを
良品とした。

第３図にＣ−Ｅ！Ｊ−りのウェハ面内マツプの一例を示
す。同図から明らかなようにウェハの中央部にも不良が
発生しており、歩留シの向上を図るためには、こうした
不良を極力なくす必要があることがわかる。また、ライ
トエツチングによυ欠陥を観察したところ、リーク電流
の大きいものはエミッタ領域とフィールド酸化膜の又わ
る位置（エミッタエツジ）においてディスロケーション
が発生しており、このディスロケーションにそった砒素
の異常拡散がＣ−Ｅリークの原因であることが確認され
た。

また、第４図に多結晶シリコン膜パターン中の砒素濃度
とトランジスタアレーの歩留シとの関係（フィールド酸
化膜厚は１μｍ一定）を、第５図にフィールド酸化膜厚
とトランジスタアレーの歩留５亡諒↓４との関係（多結
晶シリコン膜パターン中の砒素濃度は５　Ｘ　１０２０
ＣｒｒＬ−３一定）をそれぞれ示す。

第４図から多結晶シリコン膜パターン中の砒素濃度が高
くなるほど、また第５図からフィールド酸化膜厚が厚く
なるほど歩留りが低下していることがわかる。しかし、
第４図、第５図及びこれらの図と条件の異なる他の図（
図示せず）について検討した結果、多結晶シリコン膜パ
ターン中の砒素濃度が高くてもフィールド酸化膜厚が薄
い場合、またフィールド酸化膜厚が厚くても多結晶シリ
コン膜パターン中の砒素濃度が低い場合には、Ｃ−Ｅ！
７−り不良の顕著な増加はみられなかった。したがって
、フィールド酸化膜厚と多結晶シリコン膜／４’ターン
中の砒素濃度との関係を適正化すれば歩留シの向上を図
ることができる。

更に、アナログ素子（例えば、通常のリニアトランジス
タ）とデジタル素子（例えば、ｌ２Ｌ）とを共存させる
場合、上述したようにフィールド酸化膜厚と多結晶シリ
コン膜パターン中の砒素濃度との関係を適正化しても歩
留ｐがそれほど向上しない場合がある。これは以下のよ
うな理由によるものと考えられる。

通常、リニアトランジスタとＩＬとを共存させる場合、
低消費電力、設計の容易さ等の理由からｌ２Ｌでメイン
回路を構成し、特に高速動作１３− が要求されるブロックや周辺のインタフェース部ではリ
ニアトランジスタで回路を構成している。この場合、メ
イン回路を構成しているＩＬは構成素子数が多いので、
フィールド酸化膜厚をリニアトランジスタと同一とした
場合、多結晶シリコン膜パターン中の不純物濃度を低く
することにより高歩留９を図ることが望ましい。

ここで、工２Ｌはリニアトランジスタと比べ低電流動作
しており、また、リニアトランジスタとはコレクタとエ
ミッタが逆の逆方向動作していることなどから、多結晶
シリコン膜パターンを低濃度にしても抵抗増大の影響は
それほど大きくない。一方、リニアトランジスタｒＬと
比べて高電流動作を行なっており、また、多結晶シリコ
ン膜パターンのコンタクト抵′抗は小さい方が望ましい
ことなどから、多結晶シリコン膜パターンを低濃度とし
た場合の抵抗増大の影響が非常に大きい。そこで、リニ
アトランジスタについては性能向上のためエミッタの注
入効率を良くシ、多結晶シリコン膜パターンのコンタク
＝１４− ト抵抗を小さくするには多結晶シリコン膜ノぐターンの
抵抗をできるだけ高濃度にすることが望ましい。このよ
うに多結晶シリコン膜ノ臂ターンを高濃度にしても、そ
の結果化じるリニアト・ランジスタの歩留シ低下は、リ
ニアトランジスタが主としてインタフェース回路にのみ
使用され、素子数が少ないことから、全体の歩留フへの
影響はほとんど考慮しなくてよい。

ところが、アナログ、デジタル共存型の半導体装置の従
来の製造方法では、多結晶シリコン膜パターン中の不純
物濃度をリニアトランジスタと工２Ｌの両者とも同一濃
度としているため、工２Ｌの最適条件にすればリニアト
ランジスタが、リニアトランジスタの最適条件にすれば
ＩＬが、それぞれ悪影響を受け、歩留シがそれほど向上
しないものと考えられる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであシ、選択酸
化法及び多結晶シリコン膜／４’ターンからの拡散技術
を用いたアナログ、デジタル共存型の半導体装置を製造
する場合に、ディスロケーションやＯ８Ｆの発生に起因
する不純物の異常拡散を防止し、コレクターエミッタ間
のリークやショートの発生を減少させ、歩留りの低下を
防止し得る半導体装置の製造方法を提供しようとするも
のである。

〔発明の概要〕

第４図、第５図及びこれらの図と条件の異なる他の図（
図示せず）を整理し、フィールド酸化膜の膜厚及び多結
晶シリコン膜パターン中の砒素濃度と歩留りとの関係を
第６図に示す。この第６図より歩留りが８０チ以上とな
るようなフィールド酸化膜の膜厚及び多結晶シリコン膜
パターン中の砒素濃度の臨界条件は以下のようであった
。すなわち、フィールド酸化膜の膜厚が２５００１の場
合、多結晶シリコン膜／４’ターン中の砒素濃度はＩ　
Ｘ　１０”儂−３以下、砒素濃度１×１０　α　の場合
、フィールド酸化膜の膜厚は１．３μｍ以下である。こ
れを、フィード酸化膜の膜厚ｔと多結晶シリコン膜・母
ターン中の砒素濃度ｎを変数とする一次式で表わしてｔ（μｍ）≦−０，１１７Ｘ１０−”（＃１−ｃｒｒＬ
３ハｎ（ｃｆ５）＋１．４２（μｍ）の条件を満たせば
バイポーラ型半導体装置の歩留りを向上することができ
る。

更に、アナログ素子とデジタル素子を共存させる場合、
アナログ素子用の素子領域上の多結晶シリコン膜ノ４タ
ーン中に含まれる不純物濃度をデジタル素子用の素子領
域上の多結晶シリコン膜／４’ターン中に含まれる不純
物濃度より高くすればアナログ、デジタル共存型のバイ
ポーラ型半導体装置の歩留りを向上することができる。

すなわち、本発明の半導体装置の製造方法は選択酸化法
と多結晶シリコン膜・母ターンからの拡散技術を用いて
アナログ、デジタル共存型の半導体装置を製造する方法
において、フィールド酸化膜の膜厚ｔと多結晶シリコン
膜パターンに含まれる不純物濃度ｎ（ただし、１×１０
　≦ｎ（ｃｎＬ−’）≦ｌＸｌ０　）がｔ（μｍ　）シ０．１１７Ｘ１０−２０（ＩＢｙ３）ａ
　ｎ　（ｃｍ−’汁１．４２（μｍ）の関係を満たし、
かつアナログ素子用の素子領１７− 域上の多結晶シリコン膜ノｆターンに含まれる不純物濃
度がデジタル素子用の素子領域上の多結晶シリコン膜・
母ターンに含まれる不純物濃度よ）高いことを特徴とす
るものである。

なお、フィールド酸化膜の膜厚及び多結晶シリコン膜ノ
臂ターン中の不純物濃度は寄生容量、コンタクト抵抗、
集積度、素子特性等を考慮して最適な条件を選ぶことは
いうまでもない。このため、多結晶シリコン膜パターン
中の不純物濃度ｎに関しては、１×１０　〜ｌＸｌ０　
ｔｓ　の範囲とした。これはｎがｌＸｌ０　ｃｍ　未満
であるとオーミックコンタクトを取ることが困難となシ
、また多結晶シリコン膜パターン自体の抵抗が大となる
からであシ、一方ｎがＩ×１０２１ｃｒｒＬ−３を超え
るとフィード酸化膜の厚さは２５００１以下となフ誘電
体分離技術のみではトランジスタの分離が困難であり（
エビ技術、拡散技術によシ制限される〕、寄生容量も大
きくなってくる等の理由からである。

また、同様に素子特性等を考慮して、アナロ１８− グ素子用の素子領域上の多結晶シリコン膜パターンに含
まれる不純物濃度は３−５　Ｘｉ　０２０ｃｒＩＬ−３
以上、デジタル素子用の素子領域上の多結晶シリコン膜
Ａ？ターンに含まれる不純物濃度は３．５×、０２０．
、−５以下であることが望ましい。

〔発明の実施例」以下、本発明方法をｎｐｎパイポーラトランゾスタ（リ
ニアトランジスタ）とＩ２Ｌ　）ランジスタとが併存す
るバイポーラ型半導体装置の製造に適用した実施例を第
７図（ａ）〜（ｆ）を参照して説明する。なお、第７図
（ａ）〜（ｆ）においてはそれぞれ左側にＩＪ　ニアト
ランジスタ部分の断面、右側に工２Ｌ部分の断面を示す
。

壕ず、ｐ−型シリコン基板１１にＳｂを選択拡散してｎ
型埋込み領域１２を形成した。次に、ｎ型エピタキシャ
ル層１３を形成した後、厚さ３００Ｘのバッファ酸化膜
及び厚さ１０００．Ｘのシリコン窒化膜を順次堆積し、
更にノぞターニングしてバッファ酸化膜パターン１４及
びシリコン窒化膜ノリーンｚ５を形成した（第７図Ｇｌ
）図示）。

次いで、シリコン窒化膜ノやターン１５をマスクとして
ＫＯＨとイソプロビルアルコールノ混液によ、９ｎ型工
ピタキシヤル層Ｉ３の一部を異方性エツチングした後、
１０００’Ｃの燃焼酸化を行ない、厚さ１μｍのフィー
ルド酸化膜１６及びこのフィールド酸化膜１６により囲
まれたリニアトランジスタ用の第１の素子領域（図中左
側）とＩ２Ｌ用の第２の素子領域（図中右側〕とを形成
した（同図（ｂ）図示）。

次いで、前記シリコン窒化膜ツクターン１５及びパッフ
プ酸化膜ツクターン１４を順次エツチング除去した後、
露出したｎ型エピタキシャル層１３表面に薄い熱酸化膜
１７を形成した。つづいて、第１の素子領域のｎ型エピ
タキシャル層１３の一部（リニアベース形成予定部）及
び第２のＸ子領域のｎ型エピタキシャルｍ１３（ｒ）一
部（ＩＬインジェクタ形成予定部）にボロンをイオン注
入した後、アニールを行ないｐ型ベース領域１８及び図
示しないｐ型インジェクタ領域を形成した。つづいて、
第２の素子領域のｎ型エピタキシャル層１３の一部（Ｉ
２Ｌペース形成予定部）にポロンを比較的低ドーズ量で
イオン注入した後、アニールを行ないｐ−型ベース領域
１９を形成した。このように工２Ｌのｐ−ｍベース領域
１９を低濃度とすることによりＩ２Ｌの電流増幅率を大
きくすることができる（同図（ｃ）図示）。

次いで、第１の素子領域におけるリニアトランジスタの
エミッタ形成予定部、コレクタコンタクト形成予定部、
第２の素子領域における工２Ｌのコレクタ形成予定部、
エミッタコンタクト形成予定部に対応する前記薄い熱酸
化膜１７を選択的にエツチング除去した。つづいて、全
面に厚さ２０００〜２５００１のアンドープの多結晶シ
リコン膜２０を堆積した後、ドーズ量５Ｘ１０１５ｃｒ
ＩＬ−２の条件で砒素をイオン注入し、低温でアニール
を行なって多結晶シリコン膜２０中の砒素濃度を均一化
した。この結果１、多結晶シリコン膜２０中の砒素濃度
は約２．０×１０２０ｃＩｒＬ−３となった２１− （同図（ｄ）図示）。

次いで、多結晶シリコン膜２０を写真蝕刻法によりパタ
ーニングして第１の素子領域においてエミッタ形成予定
部とコレクタコンタクト形成予定部を覆い、フィールド
酸化膜１６上の延在する多結晶シリコン膜パターン２１
１及び第２の素子領域においてコレクタ形成予定部とエ
ミッタコンタクト形成予定部を覆い、フィールド酸化膜
１６上に延在する多結晶シリコン膜パターン２１！を形
成した。つづいて、第２の素子領域を覆うようにホトレ
ジストパターン２２を形成した後、第１の素子領域上の
多結晶シリコン膜ノ臂ターン２１１に再度砒素を２刈０
１５ｃｒＩＬ−２の条件でイオン注入した。この結果、
第１の素子領域上の多結晶シリコン膜ノ９ターン２１１
中の砒素濃度は約３．５Ｘ１０”ｃＩｎ−’　となった
。ここで、フィールド酸化膜厚１μｍ１第１の素子領域
上の多結晶シリコン膜パターン２１１中の砒素濃度約３
．５Ｘ１０”ｍ−’及び第２の素子領域上の多結晶シリ
コン膜パターン２１．中の砒素濃度２２− 約２．ＯＸ　１０２０ｍ−３は本発明方法の条件を満た
すものである（同図（ｅ）図示）。

次いで、アニールを行なって多結晶シリコン膜パターン
２１１，２１．がら砒素を拡散させ、前記ｐ型ペース領
域１Ｂ、ｐ−型ペース領域１９の一部に、対向する二側
面がフィールド酸化膜１６に接するリニアトランジスタ
のｎ＋型エミッタ領域２３、Ｉ２Ｌのｎ＋型コレクタ領
域２４を形成した。これと同時に、図示しないリニアト
ランジスタのｎ＋型コレクタコンタクト領域及び工２Ｌ
のエミッタグランドコンタクト領域を形成した。つづい
て、全面にＣＶＤ酸化膜２５を堆積した後、コンタクト
ホール２６．・・・を開孔した。

つづいて、全面にＡｔ−Ｃｏ−８１膜を蒸着した後、パ
ターニングして配線２７．・・・を形成し、ｎｐｎバイ
ポーラトランジスタ（リニアトランジスタ）とＩ２Ｌの
共存する半導体装置を製造した（同図（ｆ）図示）。

しかして本発明方法によれば、フィールド酸化膜１６の
膜厚を考慮して、リニアトランジスタのエミッタ領域２
３、■２Ｌのコレクタ領域２４等の拡散源となる多結晶
シリコン膜ノやターン２１１，２１２中の砒素濃度を規
足することにより、ディスロケーション等の発生を防止
し、エミッタエツジでの砒素の異常拡散を防止すること
ができるので、Ｃ−ＥリークやＣ−Ｅショートを減少さ
せることができる。また、リニアトランジスタが形成さ
れる第１の素子領域上の多結晶シリコン膜パターン２１
１中の砒ｇ濃度ｆｆ１Ｉ２Ｌが形成される箱２の素子領
域上の多結晶シリコン膜パターン２１２中の砒素濃度よ
り高くしているので、以下のような効果を得ることがで
きる。すなわち、メイン回路を構成するＩ２Ｌの集積度
はリニアトランジスタの集ｆｊｔ度に比べて高いという
ことから、第２の素子領域上の多結晶シリコン膜パター
ン中の砒素濃度が低いことは歩留りをより高くするのに
有利となる。

一方、工りは低電流動作のため高電流で動作するリニア
トランジスタに比べて抵抗が高くなってもその性能には
ほとんど影響がなく、第２の素子領域上の多結晶シリコ
ン膜パターン中の砒素濃度が低くなっても歩留りを低下
させることはない。更に、リニアトランジスタでは、コ
レクタ抵抗、エミッタ注入効率の向上等の関係から第１
の素子領域上の多結晶シリコン膜・母ターン中の濃度が
高い方が性能がよく、歩留りの向上に薔与する。したが
って、アナログ、デジタル共存型のバイポーラ型半導体
装置の歩留りを従来の製造方法と比較して大幅に向上す
ることができる。

なお、上記実施例ではリニアトランジスタ用第１の素子
領域上の多結晶シリコン膜／ＩＰターフ２１、に含まれ
る砒素濃度をＩ２Ｌ用の第２の素子領域上の多結晶シリ
コン膜２１．に含まれる砒素濃度よりも高くするために
、全面にアンドープの多結晶シリコン膜２０を堆積し、
工２Ｌに必要な貴の砒素をイオン注入し、更に熱処理を
施して多結晶シリコン膜２θ中の砒素濃度を均一化した
後、ノリーニングして多結晶シリコン膜ｉ＋ターン２１
１．２１１を形成し、第１の累２５− 砒素をイオン注入したが、上記目的を達するにはこの方
法に限定されない。

例えば、ＣＶＤ法により全面に工２Ｌに最適な濃度の砒
素を含む多結晶シリコン膜を堆積した後、パターニング
して多結晶シリコン膜パターンヲ形成し、第１の素子領
域上の多結晶シリコン膜／ＩＰターンにのみ砒素をイオ
ン注入するという方法でも同様の効果を得ることができ
る。また、全面にアンドープの多結晶シリコン膜を堆積
し、パターニングして多結晶シリコン膜パターンヲ形成
した後、第１の素子領域上の多結晶シリコン膜パターン
にリニアトランジスタに最適な量の砒素を、第２の素子
領域上の多結晶シリコン［／”ターンに工２Ｌに最適な
量の砒素をそれぞれイオン注入する方法でもよい。この
際、後のアニール工程にマージンがあるならば、リニア
トランジスタ、ＩＬの形成順次はどちらが先でもよい。

また、上記実施例ではベース領域をシングル２６− 構造としたが、ｐ＋ｍ、外部ペース領域を形成１−、ダ
ブルペース構造としてもよい。また、このｐ＋外部ベー
ス領域を形成する際、同時にＩ２Ｌのインジェクタ領域
（ｐ＋型インジェクタ領域）を形成しても良い。

〔発明の効果」以上詳述した如く、本発明によれば高性能のアナログ、
デジタル共存型の半導体装置を高歩留りで製造し得る方
法を提供できるものである。

【図面の簡単な説明】

第１図はトランジスタアレーの平面図、第２図は第１図
のＩＩ　−ＩＩ線に沿う断面図、第３図はＣ−Ｅリーク
のウェハ面内マツプ、第４図は多結晶シリコン膜・ぐタ
ーン中の砒素濃度と歩留りとの関係を示す線図、第５図
はフィールド酸化膜厚と歩留りとの関係を示す線図、第
６図はフィールド酸化膜の膜厚及び多結晶シリコン膜パ
ターン中の砒素濃度と歩留りとの関係を示す線図、第７
図（ａ）〜（ｆ）は本発明の実施例におけるリニアトラ
ンジスタとＩＬとが共存した半導体装置の製造方法を示
す断面図である。Ｉｔ・・・ｐ−型シリコン基板、１２・・・ｎ　型埋込
ミ領域、１３・・・ｎ型エピタキシャル層、！４・・・
バッファ酸化膜ノぐターン、１５・・・シリコン窒化膜
パターン、１６・・・フィールド酸（ｔｌｌＧｌ、ｒ　
ｙ・・・熱酸化膜、１８・・・ｐ型ベース領域、１９・
・・ｐ−型ベース領域、２０・・・多結晶シリコン膜、
２１１．２１．・・・多結晶シリコン膜パターン、２２
・・・中トレジストハターン、２３・・・ｎｆｆ１工≧
ツタ領域、２４・・・ｎ＋型コレクタ領域、２５・・・
ＣＶＤ酸化膜、２６・・・コンタクトホール、２７・・
・配線。出願人代理人　弁理士　鈴　江　武　彦昔絃触タンＴ　ツ　Ｏ：Ｌｎ− 一　Ｎ−卯１摸婆晰白―因く帰・曖〉３６８− Ｕ

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板上に第２導電型の半導体
層を形成し、該第２導電型の半導体層に選択酸化法によ
りフィールド酸化膜及びこのフィールド酸化膜によｐ囲
まれたアナログ素子用の第１の素子領域とデジタル素子
用の第２の素子領域を形成した後、第１及び第２の素子
領域に部分的に第１導電型の不純物領域を形成し、更に
少なくとも該第１導電型の不純物領域の一部を覆い、前
記フィールド酸化膜上に延在するように第２導電型の不
純物を含む多結晶シリコン膜パターンを形成し、該多結
晶シリコン膜ノ４ターンから不純物を拡散させて前記フ
ィールド酸化膜に接する第２導電型の不純物領域を形成
する工程を有する半導体装置の製造方法において、前記
フィールド酸化膜の膜厚ｔと前記多結晶シリコン膜ノ４
ターンに含まれる第２導電型の不純物濃度ｎ（ただし、
ｌＸｌＯ１９≦ｎ　（ｃｒｒＬ−３）≦Ｉ　Ｘ　１０”
）がｔ　（ｐｍ　）≦−０，１１７Ｘｉ　ｏ−２０（ｓ
ｎｄ）−ｎ　（ｃｍ−’）＋　１．４２　（μｍ）　の
関係を満たし、かつ第１の素子領域上の多結晶シリコン
膜パターンに含まれる第２導電型の不純物濃度が第２の
素子領域上の多結晶シリコン膜パターンに含まれる第２
導電型の不純物濃度より高いことを特徴とする半導体装
置の製造方法。
（２）　アナログ素子がリニアトランジスタでちゃ、デ
ジタル素子がＩ２Ｌであることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
（３）第１導電型の不純物領域が、それぞれ第１の素子
領域においてはＩＪ　ニアトランジスタのペース領域、
第２の素子領域においてはＩＬのペース領域及びインジ
ェクタ領域でちゃ、かつ不純物濃度がリニアトランジス
タのペースｆｌ［及びＩＬのインジェクタ領域の方がＩ
Ｌのペース領域より高いことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
（４）第２導電型の不純物を含む多結晶シリコン膜パタ
ーンから不純物を拡散させて形成される第２導電型の不
純物領域が、それぞれ第１の素子領域においてはリニア
トランジスタのエミッタ領域及びコレクタコンタクト領
域、第２の素子領域においては工２Ｌのコレクタ領域及
びエミッタグランドコンタクト領域でちゃ、かつ、多結
晶シリコン膜パターンを電極の取出しに利用することを
特徴とする特許請求の範囲第１項または第２項記載の半
導体装置の製造方法。
（５）第１の素子領域上の多結晶シリコン膜パターンに
含まれる第２導電型の不純物濃度を第２の素子領域上の
多結晶シリコン膜パターンに含まれる第２導電型の不純
物濃度よシ高くするために、全面にアンドープの多結晶
シリコン膜を堆積し、デジタル素子に必要な量の第２導
電型の不純物をイオン注入し、更に熱処理を施して多結
晶シリコン膜中の不純物濃度を均一化した後、パターニ
ングして多結晶シリコン膜パターンを形成し、第１の素
子領域上の多結晶シリコン膜パターンにのみ再度第２導
電型の不純物をイオン注入することを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
（６）第１の素子領域上の多結晶シリコン膜パターンに
含まれる第２導電型の不純物濃度を第２の素子領域上の
多結晶シリコン膜パターンに含まれる第２導電型の不純
物濃度より高くするために、ＣＶＤ法により全面にデジ
タル素子に必要な量の第２導電型の不純物を含む多結晶
シリコン膜を堆積した後、パターニングして多結晶シリ
コン膜ノ臂ターンを形成し、第１の素子領域上の多結晶
シリコン膜パターンにのみ第２導電型の不純物をイオン
注入することを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
（７）第１の素子領域上の多結晶シリコン膜パターンに
含まれる第２導電型の不純物濃度を第２の素子領域上の
多結晶シリコン膜パターンに含まれる第２導電型の不純
物濃度よシ高くするために、全面にアンドープの多結晶
シリコン膜全堆積し、パターニングして多結晶シリコン
膜パターンを形成した後、第１及び第２の素子領域上の
多結晶シリコン膜パターンにそれぞれ異なるドーズ量で
第２導電型の不純物をイオン注入することを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
（８）　第１の素子領域上の多結晶シリコン膜パターン
に含まれる第２導電型の不純物濃度が３−５Ｘ１０　ｃ
ＩＩＬ　以上でありＳ第２の素子領域上の多結晶シリコ
ン膜ノＪ？ターンに含まれる第２導電型の不純物濃度が
３．５　Ｘ　１０２０ａｍ−’以下であることを特徴と
する特許請求の範囲第１項、第５項、第６項または第７
項いずれか記載の半導体装置の製造方法。