JPS607180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS607180A JPS607180A JP58114551A JP11455183A JPS607180A JP S607180 A JPS607180 A JP S607180A JP 58114551 A JP58114551 A JP 58114551A JP 11455183 A JP11455183 A JP 11455183A JP S607180 A JPS607180 A JP S607180A
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- electrode
- metal
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明に、高速度化、高集積化を可能としたＭＯＳ型の
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
近年、集積回路の集積度向上、素子の微細化が著しい。
ＭＯ８型集積回路では素子の微細化に伴っていわゆる短
チヤネル効果が大きな問題となっている。短チヤネル効
果を抑制する方法としては、チャネル領域への不純物イ
オン注入やソース、ドレイン領域の拡散深さをできるだ
け浅くする、等の工夫がなされている。
チヤネル効果が大きな問題となっている。短チヤネル効
果を抑制する方法としては、チャネル領域への不純物イ
オン注入やソース、ドレイン領域の拡散深さをできるだ
け浅くする、等の工夫がなされている。
しかしながら、ソース、ドレイン領域の拡散深さを余り
小さくすると、これらの層抵抗、又これらと同時に形成
される拡散配線層の層抵抗が大きくなり、回路の動作速
度が著しく減少するという問題がある。また浅いＰＮ接
合を作ってドレイン領域からチャネル領域への空乏層の
伸びを抑えた場合、いわゆるサーフェスブレークダウン
を生じ易くなり、耐圧が低下して電源電圧を余シ高くで
きなくなる。
小さくすると、これらの層抵抗、又これらと同時に形成
される拡散配線層の層抵抗が大きくなり、回路の動作速
度が著しく減少するという問題がある。また浅いＰＮ接
合を作ってドレイン領域からチャネル領域への空乏層の
伸びを抑えた場合、いわゆるサーフェスブレークダウン
を生じ易くなり、耐圧が低下して電源電圧を余シ高くで
きなくなる。
一方、素子の微細化による比例縮小によってり９−ト電
極の膜厚が薄くなるとその抵抗も回路動作速度を制限す
るようになる。
極の膜厚が薄くなるとその抵抗も回路動作速度を制限す
るようになる。
これらの問題を解決する方法として、最近、ソース、ド
レイン領域およびｒ−）電極の表面に金属又は金属化合
物膜を自己整合的に形成する方法゛が提案されている。
レイン領域およびｒ−）電極の表面に金属又は金属化合
物膜を自己整合的に形成する方法゛が提案されている。
例えば、多結晶シリコンからなるダート電極の側壁を絶
縁膜でおおってソース、ドレイン領域およびケ゛−ト電
極表面を露出させた状態とし、全面に金属膜を堆積させ
、熱処理を行ってソース、ドレイン領域およびダート電
極上にのみ金属シリサイド膜を形成して未反応の金属膜
を除去する方法が報告されている。また靜６ガスを用い
てシリコン表面にＷ膜を選択的に形成する方法も知られ
ている。
縁膜でおおってソース、ドレイン領域およびケ゛−ト電
極表面を露出させた状態とし、全面に金属膜を堆積させ
、熱処理を行ってソース、ドレイン領域およびダート電
極上にのみ金属シリサイド膜を形成して未反応の金属膜
を除去する方法が報告されている。また靜６ガスを用い
てシリコン表面にＷ膜を選択的に形成する方法も知られ
ている。
この後、合金化すれば同様な構造が得られる。
しかしながらこれらの方法にも未だ解決すべき問題が残
されている。例えば、多結晶シリコンからなるダート電
極は一般に低抵抗化のために高不純物濃度であることが
要求されるが、不純物濃度を高濃度にすると合金化が阻
害され上述した方法で金属シリサイド膜をうまく形成す
ることができない。また高不純物濃度の多結晶シリコン
ではグレインが大きく成長しておシ、このダレイン界面
に沿って金属とシリコンの反応が進むため、金属原子が
ダート電極内部に深く入り込みすき゛る。
されている。例えば、多結晶シリコンからなるダート電
極は一般に低抵抗化のために高不純物濃度であることが
要求されるが、不純物濃度を高濃度にすると合金化が阻
害され上述した方法で金属シリサイド膜をうまく形成す
ることができない。また高不純物濃度の多結晶シリコン
ではグレインが大きく成長しておシ、このダレイン界面
に沿って金属とシリコンの反応が進むため、金属原子が
ダート電極内部に深く入り込みすき゛る。
例えば、気相成長時に高濃度に？ロン（Ｂ）をドープす
ると、上記粗大化が観られる。又、成長後であっても、
リン（Ｐ）、＆ロン、ヒ素（Ａｔ）ｅ熱拡散したシ、こ
れら全イオン打込み後、活性化のアニールを施したりす
ると同様に粗大化が生じる。そし゛Ｃ１先述合金化の熱
処理によっても不純物が添加されている事によシ粗犬化
が生ずる。このためダート電極表面に均一性よく所定膜
厚で金属シリサイド膜を形成してその低抵抗化を図るこ
とが難しくなる。これは歩留りを悪化させる原因となシ
、抵抗呟ヲ変動させたり、ＭＯ８型トランジスタにあっ
ては、しきい値の変動をもたらす。
ると、上記粗大化が観られる。又、成長後であっても、
リン（Ｐ）、＆ロン、ヒ素（Ａｔ）ｅ熱拡散したシ、こ
れら全イオン打込み後、活性化のアニールを施したりす
ると同様に粗大化が生じる。そし゛Ｃ１先述合金化の熱
処理によっても不純物が添加されている事によシ粗犬化
が生ずる。このためダート電極表面に均一性よく所定膜
厚で金属シリサイド膜を形成してその低抵抗化を図るこ
とが難しくなる。これは歩留りを悪化させる原因となシ
、抵抗呟ヲ変動させたり、ＭＯ８型トランジスタにあっ
ては、しきい値の変動をもたらす。
これらの問題を解決するため、例えばアンドープの多結
晶シリコン膜によりダート電極を形成し、その表面に金
属膜又は金属シリサイド膜を形成した後にイオン注入を
行う方法が考えられる。しかしこの方法は、ｒ−）電極
表面が金属膜又は金属シリサイド膜でおおわれているた
めに、多結晶シリコン膜の不純物濃度を十分な５− ものとするためには極めてドーズ量の高いイオン注入を
必要とする。そのため、時間がかかりすぎて実用的では
なく、また誦ドーズ量のイオン注入による基板チャネル
領域への不純物分布が生じ、しきい直変動をもたらすと
いう危険が高い。
晶シリコン膜によりダート電極を形成し、その表面に金
属膜又は金属シリサイド膜を形成した後にイオン注入を
行う方法が考えられる。しかしこの方法は、ｒ−）電極
表面が金属膜又は金属シリサイド膜でおおわれているた
めに、多結晶シリコン膜の不純物濃度を十分な５− ものとするためには極めてドーズ量の高いイオン注入を
必要とする。そのため、時間がかかりすぎて実用的では
なく、また誦ドーズ量のイオン注入による基板チャネル
領域への不純物分布が生じ、しきい直変動をもたらすと
いう危険が高い。
本発明は、上記の如き問題を解決して信頼性よく半導体
装置の一層の高速度化と素子の微細化を可能とした方法
を提供することを目的とする。
装置の一層の高速度化と素子の微細化を可能とした方法
を提供することを目的とする。
本発明は、多結晶半導体表面に合金化によって金属−半
導体化合物膜を形成するに当たって、予めその表面部の
不純物濃度を内部に比べて低濃度とし、熱処理によって
オーミック接触する金属−半導体化合物膜を形成するよ
うにした手金特徴としている。
導体化合物膜を形成するに当たって、予めその表面部の
不純物濃度を内部に比べて低濃度とし、熱処理によって
オーミック接触する金属−半導体化合物膜を形成するよ
うにした手金特徴としている。
又、本発明は、ソース、ドレイン領域および半導体膜か
らなるゲート電極の表面に選択的に６− 金属化合物ｖを形成するに当って、ダート電極を、予め
表面部で不純物濃度が低く内部で不純物濃度が冒い構造
として形成することを特徴としている。
らなるゲート電極の表面に選択的に６− 金属化合物ｖを形成するに当って、ダート電極を、予め
表面部で不純物濃度が低く内部で不純物濃度が冒い構造
として形成することを特徴としている。
本発明によれば、ダート電極等の表面の不純物濃度が低
く、捷た表面部のグレインも小さくすることができるた
め、この上にオーミック接触する金属−半導体化合物膜
を良好な状態で形成することができる。そして、ＭＯ８
型トランジスタにおいては、前述したしきい値の変動が
防止される。またＰ−）電極を予めアンドープとして金
属膜又は金属化合物膜を形成した後に不純物をイオン注
入するという工程をとる場合の前述した不都合も回避さ
れる。
く、捷た表面部のグレインも小さくすることができるた
め、この上にオーミック接触する金属−半導体化合物膜
を良好な状態で形成することができる。そして、ＭＯ８
型トランジスタにおいては、前述したしきい値の変動が
防止される。またＰ−）電極を予めアンドープとして金
属膜又は金属化合物膜を形成した後に不純物をイオン注
入するという工程をとる場合の前述した不都合も回避さ
れる。
従って本発明によれば、信頼性よく半導体装置の一層の
高速化、高集積化を図ることができる。
高速化、高集積化を図ることができる。
以下本発明の詳細な説明する。第１図〜第６図は一実施
例の製造工程を示している。まずＰ型シリコン基板１に
フィールド酸化膜２を形成し、菓子形成領域に熱酸化に
よりダート酸化膜３を形成した後、全面にリン濃度１１
０２０ｃ’以上例えば１０ ｃｔｎ のリンドーゾ多結
晶シリコン膜４１、続いてアンドーゾ多結晶シリコン膜
４２全形成し、その表面に耐イオン注入マスク兼エツチ
ングストッパ用として熱酸化膜５′ｆ：介してＡ４膜６
を形成する（第１図）。リンドープは、気相成長時に行
なってもよいし、イオン注入や熱拡散により行なっても
よい。次に光露光技術を用いて所望のレジストパターン
を形成１−１これをマスクとしてｐ、を膜６、熱酸化膜
５、多結晶シリコン膜４を順次エツチングしてダート電
極を形成した後、イオン注入を行ってソース領域７、ド
レイン領域８およびドレイン領域８に接続される配線領
域８′ヲ形成する（第２図）。
例の製造工程を示している。まずＰ型シリコン基板１に
フィールド酸化膜２を形成し、菓子形成領域に熱酸化に
よりダート酸化膜３を形成した後、全面にリン濃度１１
０２０ｃ’以上例えば１０ ｃｔｎ のリンドーゾ多結
晶シリコン膜４１、続いてアンドーゾ多結晶シリコン膜
４２全形成し、その表面に耐イオン注入マスク兼エツチ
ングストッパ用として熱酸化膜５′ｆ：介してＡ４膜６
を形成する（第１図）。リンドープは、気相成長時に行
なってもよいし、イオン注入や熱拡散により行なっても
よい。次に光露光技術を用いて所望のレジストパターン
を形成１−１これをマスクとしてｐ、を膜６、熱酸化膜
５、多結晶シリコン膜４を順次エツチングしてダート電
極を形成した後、イオン注入を行ってソース領域７、ド
レイン領域８およびドレイン領域８に接続される配線領
域８′ヲ形成する（第２図）。
このとキＡｔ膜６がマスクとなってアンドープ多結晶シ
リコン膜４□にはイオン注入されない。
リコン膜４□にはイオン注入されない。
この後、全面にＣＶＤ法によりシリコン酸化膜９を堆積
する（第３図）。そして方向性をもつ反応性イオンエツ
チング又はスパッタエツチングによりこの酸化膜９を全
面エツチングし、ダート電極側壁部にのみ酸化膜９を残
置させる（第４図）。そして０２プラズマ等による表面
洗浄の後、ｋｌ膜６を除去し、次いで酸処理により洗浄
した彼、多結晶シリコン膜４、ソース領域７、ドレイン
領域８および配線領域８′上の酸化膜５゜３を除去し、
全面に金属膜として例えばＷ膜１０を真空蒸着する（第
５図）。この後、約８００℃、Ｎ雰囲気中で熱処理をし
てソース領域７、ドレイン領域８、配線領域８′および
多結晶シリコン膜４上にのみＷシリサイド１１（１１１
〜ＩＩｓ ）ｋ選択的に形成し、未反応のＷ膜１０は酸
処理により除去する（第６図）。
する（第３図）。そして方向性をもつ反応性イオンエツ
チング又はスパッタエツチングによりこの酸化膜９を全
面エツチングし、ダート電極側壁部にのみ酸化膜９を残
置させる（第４図）。そして０２プラズマ等による表面
洗浄の後、ｋｌ膜６を除去し、次いで酸処理により洗浄
した彼、多結晶シリコン膜４、ソース領域７、ドレイン
領域８および配線領域８′上の酸化膜５゜３を除去し、
全面に金属膜として例えばＷ膜１０を真空蒸着する（第
５図）。この後、約８００℃、Ｎ雰囲気中で熱処理をし
てソース領域７、ドレイン領域８、配線領域８′および
多結晶シリコン膜４上にのみＷシリサイド１１（１１１
〜ＩＩｓ ）ｋ選択的に形成し、未反応のＷ膜１０は酸
処理により除去する（第６図）。
この熱処理工程で、ダート電極の下地層であるリンドー
ゾ多結晶シリコン膜４１から上層のアンドープ多結晶シ
リコン膜４２５のリン拡散が生じ、これによシ、多結晶
シリコン膜４とｗシリサイド膜１１３の良好なオーミッ
クコンタク９− トがとれることになる。
ゾ多結晶シリコン膜４１から上層のアンドープ多結晶シ
リコン膜４２５のリン拡散が生じ、これによシ、多結晶
シリコン膜４とｗシリサイド膜１１３の良好なオーミッ
クコンタク９− トがとれることになる。
以下は図示しないが、通常の工程に従ってＰＳＧ膜を全
面被着し、コンタクトホール全あけてｋｔ配線を形成す
る。そして更に保護膜としてＰＳｃ 膜に形成し、デン
ディング・臂ッド用穴あけ等を行ってＭＯ３型半導体装
置が完成する。
面被着し、コンタクトホール全あけてｋｔ配線を形成す
る。そして更に保護膜としてＰＳｃ 膜に形成し、デン
ディング・臂ッド用穴あけ等を行ってＭＯ３型半導体装
置が完成する。
本実施例によれば、多結晶シリコンゲート電極の表面部
をアンドープ層としたことにより、その表面への金属シ
リサイド膜の形成が良好に行われる。また金属シリサイ
ド膜形成後、ダート電極にイオン注入をする方法と異な
り、高ドーズ量のイオン注入を必要とぜず、従って実用
上も有利であり、チャネル領域への不要な不純物の分布
をも回避することができる。
をアンドープ層としたことにより、その表面への金属シ
リサイド膜の形成が良好に行われる。また金属シリサイ
ド膜形成後、ダート電極にイオン注入をする方法と異な
り、高ドーズ量のイオン注入を必要とぜず、従って実用
上も有利であり、チャネル領域への不要な不純物の分布
をも回避することができる。
本発明は上記実施例に限られない。例えば、イオン注入
工程を次のように２段階に分けることができる。即ちレ
ジストツクターンを用いてダート電極を形成した後、低
ドーズ量で第１段階のイオン注入全行う。その後、ダー
ト電極側壁にシリコン酸化膜を選択的に設けてソース、
ド−１０＝ レイン領域およびダート電極上に金属シリサイド膜を選
択的に形成した後に、高ドーズ量の第２段階のイオン注
入を行う。このようにすれば、ドレイン領域のチャネル
領域に隣接した部分を低濃度としたＬＤＤ構造のＭＯＳ
）ランジスタが得られる。この方法を用いた場合には
、第１段階のイオン注入は低ドーズ量であるから、上記
実施例におけるようにダート電極上に耐イオン注入マス
クとしてＡｔ膜を設けておくことは必ずしも必要ない。
工程を次のように２段階に分けることができる。即ちレ
ジストツクターンを用いてダート電極を形成した後、低
ドーズ量で第１段階のイオン注入全行う。その後、ダー
ト電極側壁にシリコン酸化膜を選択的に設けてソース、
ド−１０＝ レイン領域およびダート電極上に金属シリサイド膜を選
択的に形成した後に、高ドーズ量の第２段階のイオン注
入を行う。このようにすれば、ドレイン領域のチャネル
領域に隣接した部分を低濃度としたＬＤＤ構造のＭＯＳ
）ランジスタが得られる。この方法を用いた場合には
、第１段階のイオン注入は低ドーズ量であるから、上記
実施例におけるようにダート電極上に耐イオン注入マス
クとしてＡｔ膜を設けておくことは必ずしも必要ない。
またドープ不純物はリンに限らず？ロンやヒ素でもよく
、又、上記実施例では、多結晶シリコンダート電極とし
て不純物ドープ層とアンドープ層の二層構造として形成
したが、上層が完全なアンドープ層でなくても十分低濃
度（半導体−金属化合物を容易かつ均一に形成する為に
は表面濃度１０１６ｔｙＩＶ３以下が好ましい）であれ
ばよいし、また三層以上の積層構造であってもよい。更
に、不純物濃度が連続的に変化する単層の多結晶シリコ
ン膜でダート電極を形成してもよい。又、合金化は、予
め形成した高濃度の多結晶シリコン４１に達するまで行
なってもよい。
、又、上記実施例では、多結晶シリコンダート電極とし
て不純物ドープ層とアンドープ層の二層構造として形成
したが、上層が完全なアンドープ層でなくても十分低濃
度（半導体−金属化合物を容易かつ均一に形成する為に
は表面濃度１０１６ｔｙＩＶ３以下が好ましい）であれ
ばよいし、また三層以上の積層構造であってもよい。更
に、不純物濃度が連続的に変化する単層の多結晶シリコ
ン膜でダート電極を形成してもよい。又、合金化は、予
め形成した高濃度の多結晶シリコン４１に達するまで行
なってもよい。
また金属シリサイドを形成する金属として、Ｗの他にＭ
ｏ ＋ Ｔｉ ＋ Ｐｔ等を用いることができる。
ｏ ＋ Ｔｉ ＋ Ｐｔ等を用いることができる。
更に甘た本発明は、金属化合物ガスを用いたＣＶＤ法に
よりシリコン面上に選択的に金属膜を形成する方法全利
用する場合にも有効である。
よりシリコン面上に選択的に金属膜を形成する方法全利
用する場合にも有効である。
第７図は本発明の他の実施例を示す。Ｐ型ｓ＋基板２ノ
に形成されたシリコン酸化膜２２の開口部からリン又は
ヒ素（Ａｓ）が拡散されｎ＋層２３力；形成されている
。この上にリンドープ多結晶シリコン層２４、アンドー
プ多結晶シリコン層２５（合金化時にリンが拡散される
）が気相成長法により形成され、その上に合金化された
Ｗシリサイド膜２６が形成されて積層構造の配線を構成
している。これによシスバッタ形成されたＷ膜の段切れ
が防止されると共に、この実施例によっても先述実施例
と同様の効果が得られる。
に形成されたシリコン酸化膜２２の開口部からリン又は
ヒ素（Ａｓ）が拡散されｎ＋層２３力；形成されている
。この上にリンドープ多結晶シリコン層２４、アンドー
プ多結晶シリコン層２５（合金化時にリンが拡散される
）が気相成長法により形成され、その上に合金化された
Ｗシリサイド膜２６が形成されて積層構造の配線を構成
している。これによシスバッタ形成されたＷ膜の段切れ
が防止されると共に、この実施例によっても先述実施例
と同様の効果が得られる。
第１図〜第６図は本発明の一実施例の製造工程を示す断
面図、第７図は他の実施例を説明する断面図である。 １・・・シリコン基板、３・・・ダート酸化膜、４１・
・・リンドープ多結晶シリコン膜、４２・・・アンドー
プ多結晶シリコン膜、５・・・熱酸化膜、６・・・Ａｔ
膜、７・・・ソース領域、８・・・ドレイン領域、８′
・・・配線領域、９・・・ＣＶＤ酸化膜、１０・・・Ｗ
膜、１１１〜１１３・・・Ｗシリサイド膜。 出願人代理人 弁理士 鈴 江 武 彦１３− ｊ［７図
面図、第７図は他の実施例を説明する断面図である。 １・・・シリコン基板、３・・・ダート酸化膜、４１・
・・リンドープ多結晶シリコン膜、４２・・・アンドー
プ多結晶シリコン膜、５・・・熱酸化膜、６・・・Ａｔ
膜、７・・・ソース領域、８・・・ドレイン領域、８′
・・・配線領域、９・・・ＣＶＤ酸化膜、１０・・・Ｗ
膜、１１１〜１１３・・・Ｗシリサイド膜。 出願人代理人 弁理士 鈴 江 武 彦１３− ｊ［７図
Claims (3)
- （１）表面部の不純物濃度が内部に比べて低濃度である
多結晶半導体膜表面に金属膜を被着する工程、熱処理を
行なって前記多結晶半導体膜表面にオーミック接触する
金属−半導体化合物膜を形成する工程、を具備して成る
事を特徴とする半導体装置の製造方法。 - （２）半導体基板にダート絶縁膜を介して多結晶半導体
膜からなるダート電極を形成する工程、このｒ−）電極
をマスクとしてソース、ドレイン領域にイオン注入を行
う工程、前記ダート電極の側壁に選択的に絶縁膜を設け
て前記ソース、ドレイン領域およびダート電極の表面を
露出させ、その露出面に選択的に金属−半導体化合物膜
を形成する工程、を含む半導体装置の製造方法において
、前記ダート電極として、表面部の不純物濃度が内部に
比べて低濃度である多結晶半導体膜を用い、かかる状態
で金属膜を被着し、しかる後熱処理を行なって前記多結
晶半導体膜表面にオーミック接触する金属−半導体化合
物膜を形成することを特徴とする半導体装置の製造方法
。 - （３） 前記ダート電極は、高不純物濃度の多結晶シリ
コン膜と低不純物濃度又はアンドープの多結晶シリコン
膜の積層構造として形成し、ソース、ドレイン領域への
イオン注入にこのケ９−ト電極表面を耐イオン注入マス
クでおおった状態で行う特許請求の範囲第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114551A JPS607180A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114551A JPS607180A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607180A true JPS607180A (ja) | 1985-01-14 |
Family
ID=14640617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114551A Pending JPS607180A (ja) | 1983-06-25 | 1983-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892429A3 (en) * | 1997-07-14 | 2000-07-12 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960875A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-25 JP JP58114551A patent/JPS607180A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960875A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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| EP0892429A3 (en) * | 1997-07-14 | 2000-07-12 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
| US6406952B2 (en) | 1997-07-14 | 2002-06-18 | Agere Systems Guardian Corp. | Process for device fabrication |
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