JPS6072030A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6072030A JPS6072030A JP58178005A JP17800583A JPS6072030A JP S6072030 A JPS6072030 A JP S6072030A JP 58178005 A JP58178005 A JP 58178005A JP 17800583 A JP17800583 A JP 17800583A JP S6072030 A JPS6072030 A JP S6072030A
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- JP
- Japan
- Prior art keywords
- instruction
- byte
- bytes
- data
- ibr
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置に係シ、特に複数の命令バッフ
ァレジスタと、１度の命令フェッチで複数の該命令バッ
ファレジスタにフェッチ−データを格納できる機能を有
する情報処理装置に関する。
ァレジスタと、１度の命令フェッチで複数の該命令バッ
ファレジスタにフェッチ−データを格納できる機能を有
する情報処理装置に関する。
主記憶装置から命令を読み出すには時間が多くかかるた
め、予じめ処理装置の中のバッファメモリに命令を先取
シして格納しておくことが行なわれている。ここで主記
憶装置と４バイトのデータ線で接続された４バイトの命
令バッファレジスタ（以下ＩＢＲと呼ぶ）４個（これを
、 ＩＢＲｏ 、ＩＢＲｌ、Ｉ構。
め、予じめ処理装置の中のバッファメモリに命令を先取
シして格納しておくことが行なわれている。ここで主記
憶装置と４バイトのデータ線で接続された４バイトの命
令バッファレジスタ（以下ＩＢＲと呼ぶ）４個（これを
、 ＩＢＲｏ 、ＩＢＲｌ、Ｉ構。
ＩＢＲ５とする）と、１６バイトの命令フェッチ機能（
アドレスの１６バイト境界から１６バイトをまとめて主
記憶から読み出す機能）を有する情報処理装置を例に、
従来の方式について説明する。
アドレスの１６バイト境界から１６バイトをまとめて主
記憶から読み出す機能）を有する情報処理装置を例に、
従来の方式について説明する。
従来、前述の如き情報処理装置では、命令フェッチは、
１６バイト境界アドレスからの１６バイトをフェッチし
、そのデータを、ＩＢＲＯからＩＢＲ５に格納していた
。
１６バイト境界アドレスからの１６バイトをフェッチし
、そのデータを、ＩＢＲＯからＩＢＲ５に格納していた
。
しかし、このような方式では、分岐成功の分岐命令にお
いて、分岐先アドレスが、１６バイト境界で無い場合に
は、命令フェッチは１６バイト境界から行なわれるから
命令フェッチ・データ１６バイトの内、有効なデータが
少なくなる。例えば１分岐先アドレスが１６ｙｂ＋１２
バイト境界から始まる場合には、１６バイトのフェッチ
データの内、有効データは４バイトだけである。
いて、分岐先アドレスが、１６バイト境界で無い場合に
は、命令フェッチは１６バイト境界から行なわれるから
命令フェッチ・データ１６バイトの内、有効なデータが
少なくなる。例えば１分岐先アドレスが１６ｙｂ＋１２
バイト境界から始まる場合には、１６バイトのフェッチ
データの内、有効データは４バイトだけである。
また、分岐命令の他に、ＩＢＨの内容をキャンセルする
命令においても、次命令の命令フェッチで、分岐命令の
場合と同様に、有効なフェッチデータが１２バイト以下
のことがある。
命令においても、次命令の命令フェッチで、分岐命令の
場合と同様に、有効なフェッチデータが１２バイト以下
のことがある。
ここで、命令がメモリ上の任意の２バイト境界アドレス
に、等確率で存在すると仮定すると、分岐成功の分岐命
令、又は命令バッファレジスタをキャンセルする命令の
次命令で発生する命令フェッチで得られる、平均有効デ
ータ長りは’ｉ、１−６土１生土Ｌり辷り駈辷腹す辷ヒ
ヒしし−＝ ９ （バイト）でおる。そして、命令フェ
ッチの発生する命令が例えば、１６ｒ＋＋１２バイト境
界アドレスの４バイト長命令とすると、４回目のデータ
転送が終了するまで、有効な情報がＩＢＨにランチされ
ないから命令のデコード動作が行えない。これを第１図
のタイムチャートに示す。第１図でＭＤＡＴＡは、主記
憶装置から送られる命令フェッチデータであシ、４バイ
トずつ４マシンサイクルかけて、サイクルφｌ〜φ４で
送られる。第１図の４マシンサイクル目φ４で、ＩＢＩ
Ｂに目的の命令をフェッチし、５マシンサイクル目φ５
でノーまじめて命令のデコードができる。
に、等確率で存在すると仮定すると、分岐成功の分岐命
令、又は命令バッファレジスタをキャンセルする命令の
次命令で発生する命令フェッチで得られる、平均有効デ
ータ長りは’ｉ、１−６土１生土Ｌり辷り駈辷腹す辷ヒ
ヒしし−＝ ９ （バイト）でおる。そして、命令フェ
ッチの発生する命令が例えば、１６ｒ＋＋１２バイト境
界アドレスの４バイト長命令とすると、４回目のデータ
転送が終了するまで、有効な情報がＩＢＨにランチされ
ないから命令のデコード動作が行えない。これを第１図
のタイムチャートに示す。第１図でＭＤＡＴＡは、主記
憶装置から送られる命令フェッチデータであシ、４バイ
トずつ４マシンサイクルかけて、サイクルφｌ〜φ４で
送られる。第１図の４マシンサイクル目φ４で、ＩＢＩ
Ｂに目的の命令をフェッチし、５マシンサイクル目φ５
でノーまじめて命令のデコードができる。
さらに、該命令が
１、 １６ｎ＋１２ ハイド境界アドレスの６バイト長
命令 ２、Ｒ＋＋ｚ＋１４パイ）ｆ２界アドレスの６バ、イト
長命令 ５．１６ｙｂ＋１４バイト境界アドレスの４バイト長命
令 の場合には、再度命令フェッチを行なわねばならない。
命令 ２、Ｒ＋＋ｚ＋１４パイ）ｆ２界アドレスの６バ、イト
長命令 ５．１６ｙｂ＋１４バイト境界アドレスの４バイト長命
令 の場合には、再度命令フェッチを行なわねばならない。
通常、プログラム中の分岐命令の頻度は、約２０％であ
シ、前述の如きオーバヘッドは、情報処理装置の性能に
大きく影響する。
シ、前述の如きオーバヘッドは、情報処理装置の性能に
大きく影響する。
大形機の場合はＩＢＲを現用と分岐用と２系列持たせ処
理速度の低下を防ぐという技術もあるが、小形機の場合
このようなハードウェアの増加は許容し難い。
理速度の低下を防ぐという技術もあるが、小形機の場合
このようなハードウェアの増加は許容し難い。
本発明の目的は、分岐命令および命令ノくツファレジス
タをキャンセルする命令の性能を高めることができる命
令フェッチ方式を提供することにある。
タをキャンセルする命令の性能を高めることができる命
令フェッチ方式を提供することにある。
本発明は、任意のＮバイト境界アドレスからかＮバイト
の命令フェッチを行ない、ｍ個（但しｍ≧ｔ）の命令バ
ッファレンスタの内、最も過去にデータを使用したＩＢ
Ｒから順に、フェッチデータを格納する。また、記憶領
域のページ単位でアドレス変換や記憶保護を行なう情報
処理装置の場合には命令フェッチの途中で命令アドレス
かページ境界を越えると、それを検出し、以降のデータ
はＩＢＨに格納しない命令フェッチ方式である。
の命令フェッチを行ない、ｍ個（但しｍ≧ｔ）の命令バ
ッファレンスタの内、最も過去にデータを使用したＩＢ
Ｒから順に、フェッチデータを格納する。また、記憶領
域のページ単位でアドレス変換や記憶保護を行なう情報
処理装置の場合には命令フェッチの途中で命令アドレス
かページ境界を越えると、それを検出し、以降のデータ
はＩＢＨに格納しない命令フェッチ方式である。
本発明において、主記憶装置はそれぞれ４バイトずつ読
み出される４つのバンクからなっているものとする。こ
のような所謂マルチパンク力式の記憶装置についてはよ
く知られたところであるから詳述しない。このような記
憶装置からは任意の４バイト境界から連続する１６ハイ
トを読み出すことができる。
み出される４つのバンクからなっているものとする。こ
のような所謂マルチパンク力式の記憶装置についてはよ
く知られたところであるから詳述しない。このような記
憶装置からは任意の４バイト境界から連続する１６ハイ
トを読み出すことができる。
従来、命令以外の情報はこのような読み出しを行なって
いたが命令の場合はＩＢＲへの格納及びその読み出しの
制御がその１６バイトがページ境界にまたがったとき困
難なため、１６バイト境界からしか読み出しは行なわれ
なかったのである。
いたが命令の場合はＩＢＲへの格納及びその読み出しの
制御がその１６バイトがページ境界にまたがったとき困
難なため、１６バイト境界からしか読み出しは行なわれ
なかったのである。
本発明では命令においても任意の４バイト境界から１６
バイトな読み出し、４バイトずつ連続して情報処理装置
へ伝送しこれをＩＢＲへ格納する。
バイトな読み出し、４バイトずつ連続して情報処理装置
へ伝送しこれをＩＢＲへ格納する。
本発明はＩＢＲへの格納のためのポインタ、及びＩＢＲ
からの命令の読み出しのポインタを設けて上記読出方法
を可能と１−る制御を行ない、以って、分岐のときなど
の実行の遅れを解消したものである。
からの命令の読み出しのポインタを設けて上記読出方法
を可能と１−る制御を行ない、以って、分岐のときなど
の実行の遅れを解消したものである。
以下、本発明における制御回路の一実施例を図を用いて
説明する。
説明する。
第２図は、ＩＢＲを中心とするデータ系のブロック図、
第３図はコントロール系のブロック図、第４図はタイム
チャートである。図中１〜４は各々４バイト長の命令バ
ッファレジスタＩＢＲＯ〜６であシ、各々、記憶制御装
置（ＳＣＶと呼ぶ）と４バイトのデータ線を入力とし、
「ＩＢＲｏ〜６信号によシ、ＳＣＵからのデータをセ
ットする。５のＩＢｐＯ〜２は１次に実行１−べき命令
をＩＢＲｏ〜６のどこから取り出すかを示すポインタで
あシ、６は４バイト長の命令レジスタ、ＩＲである。命
令アドレスは２パイ！・境界で命令長は２バ・ｆｌ・以
上であるとして、 ＩＢＰＯ〜２は２バイト単位で次命
令の先頭を示し１例えば、ＩＢｐＯ〜２−’ １’ （
１６進表示）の時はＩＢＲＯの後半２バイトとＩＢＲｌ
の前半２バイト、またＩＢＰＯ〜２−’ ７’の時はＩ
ＢＲ５の後半２バイトとＩＢＲＯの前半２バイトが、乙
のＪＲにセットされる。ＩＲ６に命令がセットされると
、ＪＢＲＤ〜２に命令長が２バイト単位で加えられ、次
命令の先頭を指すように更新される。
第３図はコントロール系のブロック図、第４図はタイム
チャートである。図中１〜４は各々４バイト長の命令バ
ッファレジスタＩＢＲＯ〜６であシ、各々、記憶制御装
置（ＳＣＶと呼ぶ）と４バイトのデータ線を入力とし、
「ＩＢＲｏ〜６信号によシ、ＳＣＵからのデータをセ
ットする。５のＩＢｐＯ〜２は１次に実行１−べき命令
をＩＢＲｏ〜６のどこから取り出すかを示すポインタで
あシ、６は４バイト長の命令レジスタ、ＩＲである。命
令アドレスは２パイ！・境界で命令長は２バ・ｆｌ・以
上であるとして、 ＩＢＰＯ〜２は２バイト単位で次命
令の先頭を示し１例えば、ＩＢｐＯ〜２−’ １’ （
１６進表示）の時はＩＢＲＯの後半２バイトとＩＢＲｌ
の前半２バイト、またＩＢＰＯ〜２−’ ７’の時はＩ
ＢＲ５の後半２バイトとＩＢＲＯの前半２バイトが、乙
のＪＲにセットされる。ＩＲ６に命令がセットされると
、ＪＢＲＤ〜２に命令長が２バイト単位で加えられ、次
命令の先頭を指すように更新される。
第６図の７は、ＳＣＵから４バイトデータの転送に伴な
って送られるデータのセット指示信号ＥＮＩ）によって
カウント・アップされるカウンタで、第４図に示すよう
に、′０′→′１′→′２′→′３′→′４→′０・と
変化し、その３ビツトの出力信号をＣＮＴＡＯ〜２とす
る。８は同じ（ＥＮＤによってカウントアツプされるカ
ウンタＣＮＴＢでおるが、７のＣＮＴＡが、ＥＮＤが無
くなるとＯにリセットされるのに対し、８はリセットさ
れず、最後の値を保持し、ＩＢＲｏ〜３のどこまで、前
回の命令７エツチで命令が格納されたかを示−ｆ６ビツ
トのポインタであシ、出力信号なＣＮＴＢｏ〜２とする
。ＣＮＴＢＦ３は、初期値か′４′の時に４回ＥＮＤが
送られると、第４図に示すように、ｒ４ｒ→′１′→′
２′→′３′→′４′と変化し、また命令実行ユニット
から送られるＩＢＲをリセットする信号ＲＩＢＲが、分
岐命令等で出されると′０′にリセットされ、その後、
命令フェッチによって４回のＥＮＩ）が送られる場合に
は、ＩＯ′→′１′→′２′→′５′→′４′と変化す
る。
って送られるデータのセット指示信号ＥＮＩ）によって
カウント・アップされるカウンタで、第４図に示すよう
に、′０′→′１′→′２′→′３′→′４→′０・と
変化し、その３ビツトの出力信号をＣＮＴＡＯ〜２とす
る。８は同じ（ＥＮＤによってカウントアツプされるカ
ウンタＣＮＴＢでおるが、７のＣＮＴＡが、ＥＮＤが無
くなるとＯにリセットされるのに対し、８はリセットさ
れず、最後の値を保持し、ＩＢＲｏ〜３のどこまで、前
回の命令７エツチで命令が格納されたかを示−ｆ６ビツ
トのポインタであシ、出力信号なＣＮＴＢｏ〜２とする
。ＣＮＴＢＦ３は、初期値か′４′の時に４回ＥＮＤが
送られると、第４図に示すように、ｒ４ｒ→′１′→′
２′→′３′→′４′と変化し、また命令実行ユニット
から送られるＩＢＲをリセットする信号ＲＩＢＲが、分
岐命令等で出されると′０′にリセットされ、その後、
命令フェッチによって４回のＥＮＩ）が送られる場合に
は、ＩＯ′→′１′→′２′→′５′→′４′と変化す
る。
９のＩＰＥＮＤは、７′のＣＮＴＡの出力の最上位ピッ
） ＣＮＴＡｏをラッチするフリップフロップで、４回
目の転送があったときセットされ０７？ゲート１０を通
って、命令フェッチ中であることを示すラッチのＩＦｌ
ｌをリセットする。１１のＩＦは、ＩＢＲが空になった
ことによって発生される命令フェッチの起動信号５ＴＲ
ＴＩＦでセットされ、前記ＩＦＥＮＤ９でリセットされ
る。即ち、ＩＦｌｌの出力は都令フェッチが行なわれて
いると＠ Ｉｓ ｉ ｌ／ となってデコーダ１４を有
効とする信号である。１２のＣＮＴＢｌＤ。
） ＣＮＴＡｏをラッチするフリップフロップで、４回
目の転送があったときセットされ０７？ゲート１０を通
って、命令フェッチ中であることを示すラッチのＩＦｌ
ｌをリセットする。１１のＩＦは、ＩＢＲが空になった
ことによって発生される命令フェッチの起動信号５ＴＲ
ＴＩＦでセットされ、前記ＩＦＥＮＤ９でリセットされ
る。即ち、ＩＦｌｌの出力は都令フェッチが行なわれて
いると＠ Ｉｓ ｉ ｌ／ となってデコーダ１４を有
効とする信号である。１２のＣＮＴＢｌＤ。
ｃＪｖｒＢ２Ｄｒａ、、ＣＮＴＢｌ−２ｆ、）ティレイ
ーラッナでｈ’Ｆ）、ＥＮＤと、１１のＩＦ’の出力と
を入力とするＡＶＤゲート１３によりで・（ネーブルと
なるデコーダ１４の入力となる。デコーダ１４の出ツバ
ｊｌ’ｌ″１ＢＲＤ−５は、各々１〜４のＩＢＲＯ〜５
の七ツｔ−信号である。ＣＮＴＨの初期値が′４′の場
合、第４図のようにＩＢＲＩＪから順にＩＨＲ５ｉで、
サイクルφｌ−φ４の間にＥＣＵからのデータをセット
する。
ーラッナでｈ’Ｆ）、ＥＮＤと、１１のＩＦ’の出力と
を入力とするＡＶＤゲート１３によりで・（ネーブルと
なるデコーダ１４の入力となる。デコーダ１４の出ツバ
ｊｌ’ｌ″１ＢＲＤ−５は、各々１〜４のＩＢＲＯ〜５
の七ツｔ−信号である。ＣＮＴＨの初期値が′４′の場
合、第４図のようにＩＢＲＩＪから順にＩＨＲ５ｉで、
サイクルφｌ−φ４の間にＥＣＵからのデータをセット
する。
１回の命令フェッチ保水で１６バイトのデータをフェッ
チする本方式では、アドレス変換や記憶採機などのチェ
ックが必要な場合には先頭アドレスの含まれるページに
つい又のみ行なう。
チする本方式では、アドレス変換や記憶採機などのチェ
ックが必要な場合には先頭アドレスの含まれるページに
つい又のみ行なう。
ところが、任意の４バイト境界からの１６ハイトフエツ
チを行なうと、１６バイトの途中で、ページ境界を越え
ることがある。このような場合には、新しいページにつ
いて、再度アドレス変換や記憶保護チェックなどを行な
わねばならない。
チを行なうと、１６バイトの途中で、ページ境界を越え
ることがある。このような場合には、新しいページにつ
いて、再度アドレス変換や記憶保護チェックなどを行な
わねばならない。
そこで、命令フェッチの途中でページ境界をこえると、
ＳＣＵでｐＡＧＥＥＮＤ信号を発生させてＩＦｌｌをリ
セットし、また以降のＥＮＤ信号を抑止する。
ＳＣＵでｐＡＧＥＥＮＤ信号を発生させてＩＦｌｌをリ
セットし、また以降のＥＮＤ信号を抑止する。
第５図に、ページの最後の４バイトの先頭をアドレスと
する命令フェッチの場合のタイムチャートを示す。１回
目のＥＮＤが送られ、次に通常なら２回目のＥＮＤが送
られるサイクルで、ｐＡＧＥ−ＥＮＤが送られ、ＥＮＤ
はこのサイクル以降送られない。ＣＲＴＨの初期値を′
４′とすると、データはＩＢＲＯにだけ格納され、ＣＮ
ＴＢは１回だけカウントアツプされて′１′となり、有
効データがＩＢＲＯにしか無いことを示す。ＩＢＲｏに
格納された命令の実行後火の命令フェッチが起こると、
ＣＲＴＨの初期値が′１′なので、第５図の後半に示
したよりに、 ＩＢＲｌから順にＩＢＨ２、ＩＢＨ３，
ＩＢＲＯとデータが格納され、ＣＮＴＢも′１′→′２
′→１′５′→・４′→′１′と変化する。
する命令フェッチの場合のタイムチャートを示す。１回
目のＥＮＤが送られ、次に通常なら２回目のＥＮＤが送
られるサイクルで、ｐＡＧＥ−ＥＮＤが送られ、ＥＮＤ
はこのサイクル以降送られない。ＣＲＴＨの初期値を′
４′とすると、データはＩＢＲＯにだけ格納され、ＣＮ
ＴＢは１回だけカウントアツプされて′１′となり、有
効データがＩＢＲＯにしか無いことを示す。ＩＢＲｏに
格納された命令の実行後火の命令フェッチが起こると、
ＣＲＴＨの初期値が′１′なので、第５図の後半に示
したよりに、 ＩＢＲｌから順にＩＢＨ２、ＩＢＨ３，
ＩＢＲＯとデータが格納され、ＣＮＴＢも′１′→′２
′→１′５′→・４′→′１′と変化する。
このように制御することにより、ＩＢＲへのデータ格納
順序は、最も過去に使用したＩＢＲから順に格納するこ
とになる。
順序は、最も過去に使用したＩＢＲから順に格納するこ
とになる。
以上のように任意の４バイト境界からの命令フェッチを
行なうことによシ、１回のフェッチの中にページ境界が
存在すること及び命令レジスタの大きさよシ大きい命令
の取シ扱いが生じることの理由から、ｌｌ３Ｒには前に
フェッチされた位置の直ぐ後から、即ち最も古い情報が
入っている位置から命令を格納するものとし、かつ、ペ
ージ境界を検知１−れはその後の格納は禁止し。
行なうことによシ、１回のフェッチの中にページ境界が
存在すること及び命令レジスタの大きさよシ大きい命令
の取シ扱いが生じることの理由から、ｌｌ３Ｒには前に
フェッチされた位置の直ぐ後から、即ち最も古い情報が
入っている位置から命令を格納するものとし、かつ、ペ
ージ境界を検知１−れはその後の格納は禁止し。
その後について改めて、読み出しを行なうようにした。
以−ヒ述べたように、本実施例においては、任意の４バ
イト境界アドレスからの１６バイト７エツチが可能とな
シ、フェッチデータは最も過去に使用したＩＢＲから順
に格納することができる。
イト境界アドレスからの１６バイト７エツチが可能とな
シ、フェッチデータは最も過去に使用したＩＢＲから順
に格納することができる。
この結果、１６バイト境界からの１６バイトフ工ツチ方
式では、平均有効データ長りが９バイトであったのに対
し、本方式によれば Ｄ＝μ５±−１５（バイト） となる。
式では、平均有効データ長りが９バイトであったのに対
し、本方式によれば Ｄ＝μ５±−１５（バイト） となる。
さらに、命令フェッチの発生した命令の命令〉
長が２バイトの時は１回目、４バイトの時は１回目又は
２回目、６バイトの時は２回目のＥＮＤで、命令アドレ
スと無関係に、必要な命令がＩＢＲに格納できるため、
φ２又はφ３のす・［クルでデコード動作を行なうこと
ができる。
２回目、６バイトの時は２回目のＥＮＤで、命令アドレ
スと無関係に、必要な命令がＩＢＲに格納できるため、
φ２又はφ３のす・［クルでデコード動作を行なうこと
ができる。
本発明によれば、任意のＮバイト境界アドレスからのか
Ｎバイトの命令フェッチができ、最も過去にデータを使
用したＪＢｄから順に、フェッチデータを格納すること
ができ、分岐成功の分岐命令や、ＪＢＲをキャンセル１
−る命令の性能を向上できる効果がわる。
Ｎバイトの命令フェッチができ、最も過去にデータを使
用したＪＢｄから順に、フェッチデータを格納すること
ができ、分岐成功の分岐命令や、ＪＢＲをキャンセル１
−る命令の性能を向上できる効果がわる。
第１図は従来方式のＩＢＲセットとデコード動作を示す
タイムチャート、第２図はＩＢＨなどのデータ系ブロッ
ク図、第６図はコンミロール系ブロック図、第４図はＰ
ＡＧＥＥＮＤが発生しない場合のタイムチャート、第５
図はＰＡＧＥＥＮＤが発生した場合のタイムチャートで
ある。 １〜４・・・・・・命令バッファレジスタＩＢＲＯ〜６
．５・・・・・・命令バッファポインタＩＢＰＯ〜２．
６・・・・・・命令レジスタＩＲ，７・・・・・・カウ
ンタＡ１Ｂ・・・・・・カウンタＢ。 ９・・・・・・フリップフロップＩＦＥＮＤ 。 １０・・・・・・ＯＲゲート、 １１・・・・・・フリップフロップＩＦ。 １２−−−−＝−Ｃ？ＮＴＢ１〜２ （７） テ４ Ｌ
’ イランｆ ＣＮＴＢＩＤ、２Ｄ。 １３・・・・・・ＡＮＤゲート、１４・・・・・・デコ
ーダ。 代理人弁理士 高 橋 明 夫 牛 １ 図 羊 ３１１Ｂ ツノ 羊４図 第 夕 図
タイムチャート、第２図はＩＢＨなどのデータ系ブロッ
ク図、第６図はコンミロール系ブロック図、第４図はＰ
ＡＧＥＥＮＤが発生しない場合のタイムチャート、第５
図はＰＡＧＥＥＮＤが発生した場合のタイムチャートで
ある。 １〜４・・・・・・命令バッファレジスタＩＢＲＯ〜６
．５・・・・・・命令バッファポインタＩＢＰＯ〜２．
６・・・・・・命令レジスタＩＲ，７・・・・・・カウ
ンタＡ１Ｂ・・・・・・カウンタＢ。 ９・・・・・・フリップフロップＩＦＥＮＤ 。 １０・・・・・・ＯＲゲート、 １１・・・・・・フリップフロップＩＦ。 １２−−−−＝−Ｃ？ＮＴＢ１〜２ （７） テ４ Ｌ
’ イランｆ ＣＮＴＢＩＤ、２Ｄ。 １３・・・・・・ＡＮＤゲート、１４・・・・・・デコ
ーダ。 代理人弁理士 高 橋 明 夫 牛 １ 図 羊 ３１１Ｂ ツノ 羊４図 第 夕 図
Claims (1)
- Ｍ（Ｍ≧２）個のそれぞれＮバイトの命令を格納するバ
ッファレジスタと、前記バッファレジスタに主記憶装置
からＮバイトずつｔ （ｔｖｔ）回連続して転送された
命令を最も古く命令が格納されたバッファレジスタから
順に格納せしめる手段と、前記連続して転送された命令
に主記憶アドレスのページ境界があるときはそれ以降の
命令の前記バッファレジスタへの格納を禁止する手段と
を有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178005A JPS6072030A (ja) | 1983-09-28 | 1983-09-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178005A JPS6072030A (ja) | 1983-09-28 | 1983-09-28 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072030A true JPS6072030A (ja) | 1985-04-24 |
Family
ID=16040885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178005A Pending JPS6072030A (ja) | 1983-09-28 | 1983-09-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369038A (ja) * | 1991-06-18 | 1992-12-21 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838642A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS55101181A (en) * | 1979-01-30 | 1980-08-01 | Hitachi Ltd | Information processing unit |
| JPS5697150A (en) * | 1979-12-29 | 1981-08-05 | Hitachi Ltd | Instruction advance fetch device |
-
1983
- 1983-09-28 JP JP58178005A patent/JPS6072030A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838642A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS55101181A (en) * | 1979-01-30 | 1980-08-01 | Hitachi Ltd | Information processing unit |
| JPS5697150A (en) * | 1979-12-29 | 1981-08-05 | Hitachi Ltd | Instruction advance fetch device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369038A (ja) * | 1991-06-18 | 1992-12-21 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
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