JPH03139726A - 命令読出し制御方式 - Google Patents
命令読出し制御方式Info
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- JPH03139726A JPH03139726A JP1278983A JP27898389A JPH03139726A JP H03139726 A JPH03139726 A JP H03139726A JP 1278983 A JP1278983 A JP 1278983A JP 27898389 A JP27898389 A JP 27898389A JP H03139726 A JPH03139726 A JP H03139726A
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- JP
- Japan
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- instruction
- memory
- read
- buffer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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- G—PHYSICS
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における命令読出し制御方式に
関する。
関する。
従来、命令のブリフェッチ制御方式においては、命令バ
ッファが全て空の状態にならないようにするため、命令
の処理が進行して命令バッファの一部が空となる度に、
メモリに対して命令の読出し要求を出している（以下、
これを第１の命令読出しと呼ぶ）。また、分岐命令の処
理性能向上のために複数の命令バッファを設け、分岐命
令がデコードされたとき、あるいは過去の履歴により分
岐命令の出現が予測されたときに分岐先命令の読出し要
求を出している（以下、これを第２の命令読出しと呼ぶ
）。
ッファが全て空の状態にならないようにするため、命令
の処理が進行して命令バッファの一部が空となる度に、
メモリに対して命令の読出し要求を出している（以下、
これを第１の命令読出しと呼ぶ）。また、分岐命令の処
理性能向上のために複数の命令バッファを設け、分岐命
令がデコードされたとき、あるいは過去の履歴により分
岐命令の出現が予測されたときに分岐先命令の読出し要
求を出している（以下、これを第２の命令読出しと呼ぶ
）。
第１の命令読出しにおいては、命令バッファ内に常に命
令を十分に確保しておくため、例えば命令バッファの容
量が３２バイトであるとすると８バイトの空きが生じる
度に命令読出し要求を出す必要がある。従って、１回の
要求に対して読出される命令の量は比較的少なくてもよ
い。
令を十分に確保しておくため、例えば命令バッファの容
量が３２バイトであるとすると８バイトの空きが生じる
度に命令読出し要求を出す必要がある。従って、１回の
要求に対して読出される命令の量は比較的少なくてもよ
い。
第２の命令読出しにおいては、命令バッファが全て空の
状態にあるため、直ちに命令バッファに命令を格納する
必要がある。従って１回の要求に対してできるだけ多く
の命令を読出すことが望ましい。
状態にあるため、直ちに命令バッファに命令を格納する
必要がある。従って１回の要求に対してできるだけ多く
の命令を読出すことが望ましい。
このため従来の方式においては、１回の要求に対して読
出される命令の量を、ハードウェア量および性能への影
響を考慮した上で、第２の命令読出しに必要な量に合わ
せている。そして第１の命令読出しを行うときには、読
出された命令の内、先頭からの固定長だけを命令バッフ
ァに格納し、残りの部分は使用していない。例えば先の
例と同じく命令バッファの容量が３２バイトであり、１
回の要求で１６バイトの命令が読出されるとすると、第
２の命令読出しでは２回の命令読出し要求が発行される
。第１の命令読出しでは読出された１６バイトの命令の
内、前半８バイトが命令バッファに格納され後半は使用
されない。
出される命令の量を、ハードウェア量および性能への影
響を考慮した上で、第２の命令読出しに必要な量に合わ
せている。そして第１の命令読出しを行うときには、読
出された命令の内、先頭からの固定長だけを命令バッフ
ァに格納し、残りの部分は使用していない。例えば先の
例と同じく命令バッファの容量が３２バイトであり、１
回の要求で１６バイトの命令が読出されるとすると、第
２の命令読出しでは２回の命令読出し要求が発行される
。第１の命令読出しでは読出された１６バイトの命令の
内、前半８バイトが命令バッファに格納され後半は使用
されない。
なお、この種の方式に関連するものとして、例えば特開
昭６２−７７６４８号公報、特開昭５９−９１５５２号
公報がある。
昭６２−７７６４８号公報、特開昭５９−９１５５２号
公報がある。
命令バッファを複数設け１分岐先命令の読出しを行うと
、命令バッファ数が増えるにしたがい、命令読出し要求
頻度が増大する。
、命令バッファ数が増えるにしたがい、命令読出し要求
頻度が増大する。
また、過去の履歴により分岐命令の出現を予測して分岐
先命令の読出しを行う場合、分岐命令をデコードしたと
きに分岐先命令を読出す方式に較べ、読出しタイミング
が早まることにより、さらに命令読出し要求頻度が高く
なる。
先命令の読出しを行う場合、分岐命令をデコードしたと
きに分岐先命令を読出す方式に較べ、読出しタイミング
が早まることにより、さらに命令読出し要求頻度が高く
なる。
このように、従来技術では第２の命令読出し要求頻度の
増加により、第１と第２の命令読出し要求の回数を合わ
せた全体としてのメモリオーバヘッドが増大し、全体の
処理性能が低下するという問題がある。
増加により、第１と第２の命令読出し要求の回数を合わ
せた全体としてのメモリオーバヘッドが増大し、全体の
処理性能が低下するという問題がある。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、第１の命令読出し要求の回数を減少さ
せることにより、実質的に全体としてのメモリオーバヘ
ッドを減少させた命令読出し制御方式を提供することに
ある。
せることにより、実質的に全体としてのメモリオーバヘ
ッドを減少させた命令読出し制御方式を提供することに
ある。
前記目的を達成するために、命令バッファを有し、該命
令バッファの一部が空きになったことを検出するとメモ
リに対して命令読出し要求を発行する命令読出し制御方
式において、命令バッファの空き状態を検出する検出手
段と、該検出手段の出力に応じて前記命令バッファに格
納する命令の量を制御する制御手段を設けた。
令バッファの一部が空きになったことを検出するとメモ
リに対して命令読出し要求を発行する命令読出し制御方
式において、命令バッファの空き状態を検出する検出手
段と、該検出手段の出力に応じて前記命令バッファに格
納する命令の量を制御する制御手段を設けた。
前述した手段によれば、命令処理が進行し、命４〜
令バッファの一部が空いたことが検出されるとメモリに
対して命令読出し要求を出す。この要求に対するメモリ
からの応答が返るまでの間に、命令バッファの後続部分
が空いたことが検出されたならば、該部分に対する命令
読出し要求は抑止する。
対して命令読出し要求を出す。この要求に対するメモリ
からの応答が返るまでの間に、命令バッファの後続部分
が空いたことが検出されたならば、該部分に対する命令
読出し要求は抑止する。
応答が返ってきたときに、命令バッファの先に空となっ
た部分および後に空となった部分に対し読出された命令
を格納する。
た部分および後に空となった部分に対し読出された命令
を格納する。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は、本発明の一実施例に係るブロック図である。
１は、命令（１命令の長さは４バイトであるとする）が
格納されているメモリであり、メモリ１からは１回の読
出し要求で１６バイト分の命令が読出されるとする。２
は、メモリ１から読出された１６バイトの命令を読出し
アドレスに従ってシフトするシフタである。３〜６は、
４バイト長の命令バッファレジスタ（ＩＢＲ）であり、
各々に１命令ずつ格納し容量１６バイトの命令バソファ
を構成する。命令長が４バイトであるため、命令が一つ
デコードされると命令バッファレジスタが一つ空くこと
になる。７はセレクタ、８は命令のデコーダ、９は命令
読出し制御回路、１０は命令切出しポインタ、１１は命
令読出しアドレスレジスタである。
格納されているメモリであり、メモリ１からは１回の読
出し要求で１６バイト分の命令が読出されるとする。２
は、メモリ１から読出された１６バイトの命令を読出し
アドレスに従ってシフトするシフタである。３〜６は、
４バイト長の命令バッファレジスタ（ＩＢＲ）であり、
各々に１命令ずつ格納し容量１６バイトの命令バソファ
を構成する。命令長が４バイトであるため、命令が一つ
デコードされると命令バッファレジスタが一つ空くこと
になる。７はセレクタ、８は命令のデコーダ、９は命令
読出し制御回路、１０は命令切出しポインタ、１１は命
令読出しアドレスレジスタである。
次に第１図の動作を説明する。
ＩＢＲ３〜６には既に命令が格納されており、命令切出
しポインタ１０はＩＢＲ３を示しているものとする。Ｉ
ＢＲａ内の命令は、命令切出しポインタ１０によりセレ
クタ７で選択されデコーダ８に入力される。命令がデコ
ードされ、デコード信号１ｄがオンになると、命令読出
し制御回路９は空になったＩＢＲ３への命令読出し要求
１ｂをメモリ１に送出する。デコード信号１ｄにより、
命令切出しポインタ１０はインクリメントされＩＢＲ４
を示すようになり、命令読出しアドレスは命令長の４バ
イト分加算されＩＢＲ４への命令読出しアドレスを示す
。
しポインタ１０はＩＢＲ３を示しているものとする。Ｉ
ＢＲａ内の命令は、命令切出しポインタ１０によりセレ
クタ７で選択されデコーダ８に入力される。命令がデコ
ードされ、デコード信号１ｄがオンになると、命令読出
し制御回路９は空になったＩＢＲ３への命令読出し要求
１ｂをメモリ１に送出する。デコード信号１ｄにより、
命令切出しポインタ１０はインクリメントされＩＢＲ４
を示すようになり、命令読出しアドレスは命令長の４バ
イト分加算されＩＢＲ４への命令読出しアドレスを示す
。
命令読出し要求１ｂに対するメモリ１からの応答１ｃは
、命令がメモリ内にあれば直ちに返るが、メモリ内にな
い場合はブロック転送が生じ、転送が終了するまで応答
は返らない。
、命令がメモリ内にあれば直ちに返るが、メモリ内にな
い場合はブロック転送が生じ、転送が終了するまで応答
は返らない。
命令読出し要求を送出してから応答が返るまでの間に、
次のＩＢＲ４内の命令がデコードされ再びデコード信号
１ｄがオンになると、前述したと同様に命令切出しポイ
ンタ１０および命令読出しアドレス１１はインクリメン
トされる。
次のＩＢＲ４内の命令がデコードされ再びデコード信号
１ｄがオンになると、前述したと同様に命令切出しポイ
ンタ１０および命令読出しアドレス１１はインクリメン
トされる。
このとき命令読出し制御回路９は、ＩＢＲ３への命令読
出要求に対する応答がまだ返らないことにより、ＩＢＲ
４への読出し要求を送出しない。
出要求に対する応答がまだ返らないことにより、ＩＢＲ
４への読出し要求を送出しない。
その後、ＩＢＲ５内の命令がデコードされる前にメモリ
からの応答１ｃが返ったならば、命令読出し制御回路９
は先に空となったＩＢＲ３と後に空となったＩＢＲ４に
対して命令格納信号１ａを送出する。メモリから読出さ
れた命令はシフタ２により読出しアドレスに従ってシフ
トされ、ＩＢＲ３〜６の入力となる。そして、ＩＢＲ３
および４は格納信号１ａにより命令を格納する。
からの応答１ｃが返ったならば、命令読出し制御回路９
は先に空となったＩＢＲ３と後に空となったＩＢＲ４に
対して命令格納信号１ａを送出する。メモリから読出さ
れた命令はシフタ２により読出しアドレスに従ってシフ
トされ、ＩＢＲ３〜６の入力となる。そして、ＩＢＲ３
および４は格納信号１ａにより命令を格納する。
もし、ＩＢＲ３への読出し要求が送出されてか７−
ら応答までの間にＩＢＲＡ内の命令がデコードされなか
ったならば、応答が返るとＩＢＲ３のみに命令が格納さ
れる。そしてＩＢＲ４内の命令がデコードされたならば
、新たな命令読出し要求が送出される。
ったならば、応答が返るとＩＢＲ３のみに命令が格納さ
れる。そしてＩＢＲ４内の命令がデコードされたならば
、新たな命令読出し要求が送出される。
第２図は、命令読出し制御部９の構成を示した図である
。
。
１２〜１７はデイレイラッチ、１８〜２１はＡＮＤゲー
ト、２２〜２５はＩＢＲ３〜６が空であることを示すフ
ラグ、２６はＮＯＲゲート、２７〜３１はＡＮＤゲート
である。
ト、２２〜２５はＩＢＲ３〜６が空であることを示すフ
ラグ、２６はＮＯＲゲート、２７〜３１はＡＮＤゲート
である。
以下、第２図の動作を説明するが、デコード信号とメモ
リからの応答信号は位相が異なり同時にオンとはならな
いものとする。
リからの応答信号は位相が異なり同時にオンとはならな
いものとする。
ＩＢＲ３〜７内の全てに命令があるとき、フラグ２２〜
２５の値は全てＯとなっている。ＩＢＲａ内の命令がデ
コードされるとラッチ１２の出力がオンとなる。フラグ
２２〜２５がＯであるためゲート２６の出力はオン、従
ってゲート２７の出力もオンとなり、メモリへ命令読出
し要求が送出される。命令切出一 しポインタはＩＢＲ３を示していたからラッチ１３の出
力だけオン、他はオフとなる。このためゲート１８の出
力がオンとなり、フラグ２２を１にセットする。フラグ
２３〜２５はＯのままである。
２５の値は全てＯとなっている。ＩＢＲａ内の命令がデ
コードされるとラッチ１２の出力がオンとなる。フラグ
２２〜２５がＯであるためゲート２６の出力はオン、従
ってゲート２７の出力もオンとなり、メモリへ命令読出
し要求が送出される。命令切出一 しポインタはＩＢＲ３を示していたからラッチ１３の出
力だけオン、他はオフとなる。このためゲート１８の出
力がオンとなり、フラグ２２を１にセットする。フラグ
２３〜２５はＯのままである。
メモリからの応答が返るまでの間にＩＢＲＡ内の命令が
デコードされると、ラッチ１２と！４の出力がオン、し
たがってゲート１９の出力がオンとなり、フラグ２３が
１にセットされる。このときフラグ２２が１であるため
ゲート２６の出力はオフ、ゲート２７の出力もオフとな
り、メモリへの読出し要求は送出されない。
デコードされると、ラッチ１２と！４の出力がオン、し
たがってゲート１９の出力がオンとなり、フラグ２３が
１にセットされる。このときフラグ２２が１であるため
ゲート２６の出力はオフ、ゲート２７の出力もオフとな
り、メモリへの読出し要求は送出されない。
その後、ＩＢＲ５内の命令がデコードされるより前にメ
モリからの応答が返ると、ラッチ１７の出力がオンにな
る。フラグ２２．２３が１であるため、ゲート２８．２
９の出力がオンとなり、ＩＢＲ３および４に対する命令
格納信号が送出される。ラッチ１７の出力によりフラグ
２２〜２５は全て０にリセットされる。
モリからの応答が返ると、ラッチ１７の出力がオンにな
る。フラグ２２．２３が１であるため、ゲート２８．２
９の出力がオンとなり、ＩＢＲ３および４に対する命令
格納信号が送出される。ラッチ１７の出力によりフラグ
２２〜２５は全て０にリセットされる。
以上、説明したように、本発明によれば、命令バッファ
の空き状態に応じて、命令バッファに格納する命令の量
を可変とすることができるので、命令読出し要求の回数
が削減され、読出し要求間の衝突による処理性能の低下
を防ぐことが可能となる。
の空き状態に応じて、命令バッファに格納する命令の量
を可変とすることができるので、命令読出し要求の回数
が削減され、読出し要求間の衝突による処理性能の低下
を防ぐことが可能となる。
第１図は、本発明の一実施例に係るブロック図、第２図
は、命令読出し制御回路の構成を示す図である。 図中、１・・・メモリ、２・・・シック、３〜６・・・
命令バッファレジスタ、７・・・セレクタ、８・・・デ
コーダ、９・・・命令読出し制御回路、１０・・・命令
切出しポインタ、１１・・・命令読出しアドレスレジス
タ、１２〜１７・・・デイレイラッチ、２２〜２５・・
・命令バッファレジスタの空き状態を示すフラグ。
は、命令読出し制御回路の構成を示す図である。 図中、１・・・メモリ、２・・・シック、３〜６・・・
命令バッファレジスタ、７・・・セレクタ、８・・・デ
コーダ、９・・・命令読出し制御回路、１０・・・命令
切出しポインタ、１１・・・命令読出しアドレスレジス
タ、１２〜１７・・・デイレイラッチ、２２〜２５・・
・命令バッファレジスタの空き状態を示すフラグ。
Claims (1)
- 【特許請求の範囲】 １、命令バッファを有し、該命令バッファの一部が空き
になったことを検出するとメモリに対して命令読出し要
求を発行する命令読出し制御方式において、命令バッフ
ァの空き状態を検出する検出手段と、該検出手段の出力
に応じて前記命令バッファに格納する命令の量を制御す
る制御手段を設けたことを特徴とする命令読出し制御方
式。 ２、請求項１記載の命令読出し制御方式において、前記
検出手段が命令バッファの空き状態を検出するとメモリ
に対して命令読出し要求を発行する手段と、該要求に対
してメモリから応答信号が返送される間に、前記命令バ
ッファに後続する命令バッファが空き状態になったこと
を前記検出手段が検出したとき、前記メモリに対する命
令読出し要求を抑止する手段を設けたことを特徴とする
命令読出し制御方式。 ３、請求項２記載の命令読出し制御方式において、前記
メモリからの応答信号と前記検出手段の出力によって命
令格納信号を生成する手段を設け、前記先行する命令バ
ッファと前記後続する命令バッファに命令を格納するこ
とを特徴とする命令読出し制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278983A JPH03139726A (ja) | 1989-10-26 | 1989-10-26 | 命令読出し制御方式 |
| US07/603,998 US5267350A (en) | 1989-10-26 | 1990-10-25 | Method for fetching plural instructions using single fetch request in accordance with empty state of instruction buffers and setting of flag latches |
| DE4034009A DE4034009C2 (de) | 1989-10-26 | 1990-10-25 | Verfahren zur Befehlsabrufsteuerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278983A JPH03139726A (ja) | 1989-10-26 | 1989-10-26 | 命令読出し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139726A true JPH03139726A (ja) | 1991-06-13 |
Family
ID=17604791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278983A Pending JPH03139726A (ja) | 1989-10-26 | 1989-10-26 | 命令読出し制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5267350A (ja) |
| JP (1) | JPH03139726A (ja) |
| DE (1) | DE4034009C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052484A (ja) * | 1991-06-24 | 1993-01-08 | Mitsubishi Electric Corp | スーパースカラプロセツサ |
| US6453388B1 (en) | 1992-06-17 | 2002-09-17 | Intel Corporation | Computer system having a bus interface unit for prefetching data from system memory |
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| JPH07200289A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 情報処理装置 |
| KR100329338B1 (ko) * | 1994-12-02 | 2002-07-18 | 피터 엔. 데트킨 | 복합피연산자의팩연산을수행하는마이크로프로세서 |
| US5857096A (en) * | 1995-12-19 | 1999-01-05 | Intel Corporation | Microarchitecture for implementing an instruction to clear the tags of a stack reference register file |
| US5940859A (en) * | 1995-12-19 | 1999-08-17 | Intel Corporation | Emptying packed data state during execution of packed data instructions |
| US6792523B1 (en) | 1995-12-19 | 2004-09-14 | Intel Corporation | Processor with instructions that operate on different data types stored in the same single logical register file |
| US5701508A (en) | 1995-12-19 | 1997-12-23 | Intel Corporation | Executing different instructions that cause different data type operations to be performed on single logical register file |
| US5964863A (en) * | 1996-04-15 | 1999-10-12 | Motorola, Inc. | Method and apparatus for providing pipe fullness information external to a data processing system |
| KR100492985B1 (ko) * | 1997-08-27 | 2005-08-25 | 삼성전자주식회사 | 마이크로콘트롤러또는마이크로프로세서의워킹레지스터블락및워킹레지스터블락제어방법 |
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- 1989-10-26 JP JP1278983A patent/JPH03139726A/ja active Pending
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- 1990-10-25 US US07/603,998 patent/US5267350A/en not_active Expired - Fee Related
- 1990-10-25 DE DE4034009A patent/DE4034009C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51111026A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Information management equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| US5267350A (en) | 1993-11-30 |
| DE4034009C2 (de) | 1995-02-02 |
| DE4034009A1 (de) | 1991-05-02 |
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