JPS6072054A - ダブルバッファメモリ装置 - Google Patents
ダブルバッファメモリ装置Info
- Publication number
- JPS6072054A JPS6072054A JP58179631A JP17963183A JPS6072054A JP S6072054 A JPS6072054 A JP S6072054A JP 58179631 A JP58179631 A JP 58179631A JP 17963183 A JP17963183 A JP 17963183A JP S6072054 A JPS6072054 A JP S6072054A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- write
- signal
- data
- double buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ格納のための引込み専用メモリ、およ
びデータ処理のだめの１込み、Ｕｉ、ｔｘ３ シ用メモ
リを有し、かつ共メモリの同時作用および両メモリの機
能切換えが用能なダブルバッファメモリ方式に関する。
びデータ処理のだめの１込み、Ｕｉ、ｔｘ３ シ用メモ
リを有し、かつ共メモリの同時作用および両メモリの機
能切換えが用能なダブルバッファメモリ方式に関する。
従来、この種のダブルバッファメモリ方式において、書
込専用メモリの書込み制御手順は、メモリ選択信号を供
給したのち、このメモリ選択信号の時間幅の中にｔ込許
町信号を供給することが一般的である。従って、もう一
方の魯込み・読出しメモリの読出し時には、書込み専用
メモリとして使用されその時点では読出しデータを使用
しないメモリからも読出しデータが出力されることにな
る。従って、書込み専用メモリと書込み、読出しメモリ
との読出しデータ線をワイアードオア接続する構成をと
ることができないので、両メモリの後段にセレクト回路
を設けて読出しデータを選択する方式をとっていた。こ
のためビット数の多いダブルバッファメモリ方式の場合
、その分だけ回路部品数が増加するという欠点があった
。
込専用メモリの書込み制御手順は、メモリ選択信号を供
給したのち、このメモリ選択信号の時間幅の中にｔ込許
町信号を供給することが一般的である。従って、もう一
方の魯込み・読出しメモリの読出し時には、書込み専用
メモリとして使用されその時点では読出しデータを使用
しないメモリからも読出しデータが出力されることにな
る。従って、書込み専用メモリと書込み、読出しメモリ
との読出しデータ線をワイアードオア接続する構成をと
ることができないので、両メモリの後段にセレクト回路
を設けて読出しデータを選択する方式をとっていた。こ
のためビット数の多いダブルバッファメモリ方式の場合
、その分だけ回路部品数が増加するという欠点があった
。
従って本発明の目的は読出しデータのセレクト回路を省
略し、回路部品数を低減したダブルバッファメモリを提
供することにある。
略し、回路部品数を低減したダブルバッファメモリを提
供することにある。
本発明によれは、一方が書込み専用、他方が書込み・読
出しに用いられかつ、その両メモリが同時に動作するこ
とが可能なダブルバッファメモリ方式において、書込み
専用側メモリの書込許可信号を常時書込み許可状態にし
てメモリ選択（Ｎ号を、用いて書込みを行なうことを特
徴とするダブルバッファメモリ装置が得られる。
出しに用いられかつ、その両メモリが同時に動作するこ
とが可能なダブルバッファメモリ方式において、書込み
専用側メモリの書込許可信号を常時書込み許可状態にし
てメモリ選択（Ｎ号を、用いて書込みを行なうことを特
徴とするダブルバッファメモリ装置が得られる。
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する。
細な説明する。
図面において、メモリ１および２にはそれぞれ書込みデ
ータ信号線１１および２１、アドレス信号線１２および
２２、メモリ選択化号絢１３および３３、苦込許可信号
糾１４および２４が接続されている。メモリ１およびメ
モリ２に入力−Ｊ１１る各信号は、それぞれ、真込みデ
ータセレクト回路Ｄ１およびＤ２、アドレスセレクト回
路Ａ１およびＡ２、メモリ選択信号セレクト回路Ｓ１お
よびＳ２、および１込豹可信号セレクト回路Ｐ１および
Ｐ２を介して与えられる。一方、セレクト回路ＩＪ１お
より ひＤ２には祐込み春用メモリ側への轡込チー￥信号ＷＤ
と劉込み読出しメモリ側への店込データ信号ＲＤとが両
方とも与えられておシ、ダブルバッファセレクト信号Ｓ
ＥＬによって信号ＷＤをメモリ１または２の一方へ、信
号ＲＤをメモリ１脣たは２の他方へ送出するように制御
される。他のセレクト回路Ａ１とＡ２．８１とＳ２、お
よびＰｌとＰ２にもそれぞれ書込み専用メモリ側と書込
み・読出しメモリ側へのアドレス信号ＷＡとＲＡ。
ータ信号線１１および２１、アドレス信号線１２および
２２、メモリ選択化号絢１３および３３、苦込許可信号
糾１４および２４が接続されている。メモリ１およびメ
モリ２に入力−Ｊ１１る各信号は、それぞれ、真込みデ
ータセレクト回路Ｄ１およびＤ２、アドレスセレクト回
路Ａ１およびＡ２、メモリ選択信号セレクト回路Ｓ１お
よびＳ２、および１込豹可信号セレクト回路Ｐ１および
Ｐ２を介して与えられる。一方、セレクト回路ＩＪ１お
より ひＤ２には祐込み春用メモリ側への轡込チー￥信号ＷＤ
と劉込み読出しメモリ側への店込データ信号ＲＤとが両
方とも与えられておシ、ダブルバッファセレクト信号Ｓ
ＥＬによって信号ＷＤをメモリ１または２の一方へ、信
号ＲＤをメモリ１脣たは２の他方へ送出するように制御
される。他のセレクト回路Ａ１とＡ２．８１とＳ２、お
よびＰｌとＰ２にもそれぞれ書込み専用メモリ側と書込
み・読出しメモリ側へのアドレス信号ＷＡとＲＡ。
メモリ選択信号ＷＳとＲ８，および書込許可信号ＷＰと
ＲＰが与えられておシ、セレクト＠号ＳＥＬによってメ
モリ１およびメモリ２への分配が行なわれる。
ＲＰが与えられておシ、セレクト＠号ＳＥＬによってメ
モリ１およびメモリ２への分配が行なわれる。
メモリ１の出力信号線１′とメモリ２の岨力信号＋＄５
！２’ とはワイアードオアされておシ、信号線３とな
って外部に出力されている。
！２’ とはワイアードオアされておシ、信号線３とな
って外部に出力されている。
メモリ１およびメモリ２は本図において明らかな様に、
どちらが書込み専用側でどちらが香込み・読出しメモリ
側であるとは限定されず、ダブルバッファセレクト信号
ＳＥＬの極性によって制御信号の入力状態が交互に反転
するものである。
どちらが書込み専用側でどちらが香込み・読出しメモリ
側であるとは限定されず、ダブルバッファセレクト信号
ＳＥＬの極性によって制御信号の入力状態が交互に反転
するものである。
書込み専用側メモリへの楠込許可信号ＷＰは常時書込み
許可状態となっている。このため、メモリ１１だけメモ
リ２のうち、ダブルバッファセレクト信号ＳＥＬによシ
Ｗ込専用側として選択されたメモリの笥出しデータ信号
１′ または２′ は電気的に接続さＪ′Ｌ々い状態に
保１ｃれている。従って、２つのメモリ１および２のデ
ータ信号＆！１′ および２′ をワイアードオア接続
しても１込み・読出し側メモリからのデータ信号は腿込
み専用メモリ側の読出しデータの影響を受けない。すな
わち、２つのメモリ１および２の読出しデータ信号線１
′および２′ と出力線３との間にセレクト回路は必要
としない。
許可状態となっている。このため、メモリ１１だけメモ
リ２のうち、ダブルバッファセレクト信号ＳＥＬによシ
Ｗ込専用側として選択されたメモリの笥出しデータ信号
１′ または２′ は電気的に接続さＪ′Ｌ々い状態に
保１ｃれている。従って、２つのメモリ１および２のデ
ータ信号＆！１′ および２′ をワイアードオア接続
しても１込み・読出し側メモリからのデータ信号は腿込
み専用メモリ側の読出しデータの影響を受けない。すな
わち、２つのメモリ１および２の読出しデータ信号線１
′および２′ と出力線３との間にセレクト回路は必要
としない。
彦お、”ｆｉｆ込み・読出し側メモリの）制込み制御は
、従来通りメモリ選択信号を供給してからこの信号の印
加時間内に１１込み許可４６号を与えることによって行
なわれる。
、従来通りメモリ選択信号を供給してからこの信号の印
加時間内に１１込み許可４６号を与えることによって行
なわれる。
本発用骨Ｊ以上筋明したように、ダブルバッファメモリ
の焦込み専用側メモリの１込み的ｏＪ化信号常時書込み
許可状態ｆｃすることによってダブルバッファメモリの
各訃出しデータ信号をワイアードオア括続するととがて
き、郁シ、出しデータのセレクト回路を削除することが
可能とムシ、部品数を削減できる効果がある。
の焦込み専用側メモリの１込み的ｏＪ化信号常時書込み
許可状態ｆｃすることによってダブルバッファメモリの
各訃出しデータ信号をワイアードオア括続するととがて
き、郁シ、出しデータのセレクト回路を削除することが
可能とムシ、部品数を削減できる効果がある。
図面は本発明の一実施例をブロック図で示し、た回路図
で硫）る。 １．２・−・・・・メモリ、Ｄｌ、Ｄ２．Ａ１．Ａ２，
８１．８２゜ＰＩ、Ｐ２・・・・・・セレクト回路。
で硫）る。 １．２・−・・・・メモリ、Ｄｌ、Ｄ２．Ａ１．Ａ２，
８１．８２゜ＰＩ、Ｐ２・・・・・・セレクト回路。
Claims (1)
- 少なくとも２つのメモリを有し、前記メモリの一力を平
・込専用メモリとし、他力を読出し・礪込用メモリとし
て使用するダブルバッファメモリにおいて、前記９１込
み痺月１メモリに常Ｖｃ軒込不酌町信号を供給しておき
、データ雫二込み時に前記ニー込み専用メモリへのメモ
リ辿択仁月を与えることを１とするダブルバッファメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179631A JPS6072054A (ja) | 1983-09-28 | 1983-09-28 | ダブルバッファメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179631A JPS6072054A (ja) | 1983-09-28 | 1983-09-28 | ダブルバッファメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072054A true JPS6072054A (ja) | 1985-04-24 |
Family
ID=16069139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179631A Pending JPS6072054A (ja) | 1983-09-28 | 1983-09-28 | ダブルバッファメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199926A (ja) * | 1987-02-12 | 1988-08-18 | Uchiyama Mfg Corp | 組合せシ−ル |
-
1983
- 1983-09-28 JP JP58179631A patent/JPS6072054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199926A (ja) * | 1987-02-12 | 1988-08-18 | Uchiyama Mfg Corp | 組合せシ−ル |
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