JPS6072232A - パタ−ン位置合わせ方法 - Google Patents
パタ−ン位置合わせ方法Info
- Publication number
- JPS6072232A JPS6072232A JP58179616A JP17961683A JPS6072232A JP S6072232 A JPS6072232 A JP S6072232A JP 58179616 A JP58179616 A JP 58179616A JP 17961683 A JP17961683 A JP 17961683A JP S6072232 A JPS6072232 A JP S6072232A
- Authority
- JP
- Japan
- Prior art keywords
- mark
- wafer
- reticle
- pattern
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Control Of Position Or Direction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、パターン位置合わせ方法に関し、特に縮小投
影露光装置を用いて半導体装置を製造する際のパターン
の位置合わせ方法に関する。
影露光装置を用いて半導体装置を製造する際のパターン
の位置合わせ方法に関する。
半導体装置は年々集積度が増し、パターンの微細化が進
んでいる。従って、半導体装置の製造装置にも変革が起
こっ“でおり光リングラフィ技術においてもコンタクト
露光方式から反射投影露光方式そして縮小投影露光方式
へと移行されている。
んでいる。従って、半導体装置の製造装置にも変革が起
こっ“でおり光リングラフィ技術においてもコンタクト
露光方式から反射投影露光方式そして縮小投影露光方式
へと移行されている。
上記各無光方式は共通にフォトマスクに形成された明暗
パターンをウェーハ上に転写するものであるが、縮小投
影露光方式で用いられるフォトマスクはレティクルと呼
ばれている。
パターンをウェーハ上に転写するものであるが、縮小投
影露光方式で用いられるフォトマスクはレティクルと呼
ばれている。
縮小投影露光装置においては上記レティクル内に描かれ
たパターンを１７５あるいは１７１０等に縮小し、ウェ
ーハ上をステップアンドリピートし゛Ｃウェーハ全面に
パターンを形成するものである。
たパターンを１７５あるいは１７１０等に縮小し、ウェ
ーハ上をステップアンドリピートし゛Ｃウェーハ全面に
パターンを形成するものである。
縮小投影露光装置のパターン位置合わせ方式にはウェー
ハ上の少なくとも２箇所で位置合わせを行ない、その後
ウェーハ全面をステップアンドリピートシてパターン転
写を行なうグローバルアライメント方式と、レティクル
パターン単位で位置合わせを行なうダイパイダイアライ
メント方式がある。
ハ上の少なくとも２箇所で位置合わせを行ない、その後
ウェーハ全面をステップアンドリピートシてパターン転
写を行なうグローバルアライメント方式と、レティクル
パターン単位で位置合わせを行なうダイパイダイアライ
メント方式がある。
後者のダイバイダイアライメント方式はプロセス途中で
ウェーハが変形しても位置補正が出来るため高い位置合
わせギ＾“度が得られる。また、異なる無光方式との混
用も可能となる。
ウェーハが変形しても位置補正が出来るため高い位置合
わせギ＾“度が得られる。また、異なる無光方式との混
用も可能となる。
一般に半導体装置の製造には数層から十数層のパターン
を重ね合わせて素子形成が行われる。このバター／を重
ね合わせるとき、正しく重ね合わせるために目合せマー
クが用いられる。目合せマークはウェーハとレティクル
の両方に設けられる。
を重ね合わせて素子形成が行われる。このバター／を重
ね合わせるとき、正しく重ね合わせるために目合せマー
クが用いられる。目合せマークはウェーハとレティクル
の両方に設けられる。
ウェーハに設けられるマークをウェーハマークと呼び、
レティクルに設けられるマークをレディクルマークと呼
ぶ一一≠巻呼娠ことにする。上記の数層乃至十数層のパ
ターンの全層にダイバイダイアライメントを行うとすれ
ば、重ね合わせ回数分位置合わせするためのウェーハマ
ークを予めつ工−ハ上に形成し、このウェーハマークに
対してレディクルマークを用いて位置合わせを行なうと
レディクルマークもウェーハ上に転写されるため、以後
の工程ではウェーハマークとして使えなくなるため別の
位置に、ウェーハマークを形成する必要がある。従っτ
、アライメントマークのレティクル内への挿入面積が増
大しその結果、半導体装置のペレットサイズが増大して
しまうという欠点があった。
レティクルに設けられるマークをレディクルマークと呼
ぶ一一≠巻呼娠ことにする。上記の数層乃至十数層のパ
ターンの全層にダイバイダイアライメントを行うとすれ
ば、重ね合わせ回数分位置合わせするためのウェーハマ
ークを予めつ工−ハ上に形成し、このウェーハマークに
対してレディクルマークを用いて位置合わせを行なうと
レディクルマークもウェーハ上に転写されるため、以後
の工程ではウェーハマークとして使えなくなるため別の
位置に、ウェーハマークを形成する必要がある。従っτ
、アライメントマークのレティクル内への挿入面積が増
大しその結果、半導体装置のペレットサイズが増大して
しまうという欠点があった。
本発明の目的は、上記欠点を除去し、ウェーハマークお
よびレティクルマークが最小の数で位置合わせを可能に
し、半導体装置の小形化を達成できるパターン位置合わ
せ方法を提供することにある。
よびレティクルマークが最小の数で位置合わせを可能に
し、半導体装置の小形化を達成できるパターン位置合わ
せ方法を提供することにある。
本発明のパターン位置合わせ方法は、縮小投影ｍ光装置
を用いたパターン位置合わせ方法において、素子パター
ン領域内にダイバイダイアライメント用ウェーハマーク
を有するウェーッ１に対し、レティクル上に前記ウェー
ッ・マークに対応する位置にダイバイダイアライメント
用レティクルマークを配置し、該レティクルマークを前
記ウェーッ・マークに位置合わせした時、次のステップ
でレティクルマークが重なるウェーッーマークの位置で
、かつ前記素子パターンの領域の外の領域に明部ノくタ
ーンを配置し、前記ウェーッ・マークと前記レティクル
マークを位置合わせしステップ露光し、前記レティクル
マークがウェーッーマーク上に転写されないようにする
ことによシ構成される。
を用いたパターン位置合わせ方法において、素子パター
ン領域内にダイバイダイアライメント用ウェーハマーク
を有するウェーッ１に対し、レティクル上に前記ウェー
ッ・マークに対応する位置にダイバイダイアライメント
用レティクルマークを配置し、該レティクルマークを前
記ウェーッ・マークに位置合わせした時、次のステップ
でレティクルマークが重なるウェーッーマークの位置で
、かつ前記素子パターンの領域の外の領域に明部ノくタ
ーンを配置し、前記ウェーッ・マークと前記レティクル
マークを位置合わせしステップ露光し、前記レティクル
マークがウェーッーマーク上に転写されないようにする
ことによシ構成される。
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は本発明の一実施例に用いるレティクルの構成図
である。
である。
第１図において、ガラス板１には半導体装置を形成する
ベレット１個分を含む素子形成領域２の一部にレディク
ルマーク５が配置されている。３はスクライブ線でアリ
、スクライブ線３の中央と中央との間の距離ａおよびｂ
が１ペレツトの大きさを示し、ａおよびｂのステップで
Ｘ方向、Ｘ方向のステップアンドリピートを行なう。ス
クライブ線の外部領域４は暗部とし、この一部分に、ウ
ェーハマーク保護用の明部パターン６を配置する。
ベレット１個分を含む素子形成領域２の一部にレディク
ルマーク５が配置されている。３はスクライブ線でアリ
、スクライブ線３の中央と中央との間の距離ａおよびｂ
が１ペレツトの大きさを示し、ａおよびｂのステップで
Ｘ方向、Ｘ方向のステップアンドリピートを行なう。ス
クライブ線の外部領域４は暗部とし、この一部分に、ウ
ェーハマーク保護用の明部パターン６を配置する。
明部パターン６はレティクルマーク５からＸ方向にｂの
距離熱れた位置に配置されている。従って、ステップア
ンドリピートされた時ウェーＩＳ上では明部パターン６
とレティクルマーク５が重ねて焼き付けられることにな
る。
距離熱れた位置に配置されている。従って、ステップア
ンドリピートされた時ウェーＩＳ上では明部パターン６
とレティクルマーク５が重ねて焼き付けられることにな
る。
なお上記明部パターンはウェーッーマークおよびレティ
クルマークを完全に覆う大きさにすることにより、レテ
ィクルマークがウェーッへマーク上に転写されないよう
にすることができる。
クルマークを完全に覆う大きさにすることにより、レテ
ィクルマークがウェーッへマーク上に転写されないよう
にすることができる。
第２図は本発明の一実施例に用いるレティクルの他の構
成図である。第２図におい°Ｃは、第１図のレティクル
内に１ベレット′ｆ：構成する場合と異なジレティクル
内に４ペレツトを構成した場合を示している。図におい
て、２′が１ベレツトの素子領域であり、この場合へ赫
デ←２ペレット分の寸法ａ′及びｂ′がステップ量とな
る。従って明部ノくターン６′はレティクルマーク５′
からｙ方向にｂ′の距離離れた位置に配置すれば第１図
と同様の効果が得られる。
成図である。第２図におい°Ｃは、第１図のレティクル
内に１ベレット′ｆ：構成する場合と異なジレティクル
内に４ペレツトを構成した場合を示している。図におい
て、２′が１ベレツトの素子領域であり、この場合へ赫
デ←２ペレット分の寸法ａ′及びｂ′がステップ量とな
る。従って明部ノくターン６′はレティクルマーク５′
からｙ方向にｂ′の距離離れた位置に配置すれば第１図
と同様の効果が得られる。
従って本発明はレティクル内に構成されるペレットの数
に限定されることなく婁施することができる。
に限定されることなく婁施することができる。
なお本発明においては最初の露光ウェーハマークにのみ
レティクルマークが転写されるが、他のウェーハマーク
には転写されないので次のレティクルは転写されていな
いウェーハマークで位置合せすることができ、また最初
のウェーッ・マークも現像前に明部パターンで重ねて紐
光することにより転写されないパターンとすることがで
きる。
レティクルマークが転写されるが、他のウェーハマーク
には転写されないので次のレティクルは転写されていな
いウェーハマークで位置合せすることができ、また最初
のウェーッ・マークも現像前に明部パターンで重ねて紐
光することにより転写されないパターンとすることがで
きる。
従来はレティクルには１／テイクルマークのみが形成さ
れていたのでウェーハに形成されたすべてのペレットの
同一位置にレティクルパターンが転写されるので、レテ
ィクルの枚数だけのアライメント用のウェーハマーク並
びにレティクルマークを形成する必要が生じそれだけｌ
ペレットの面積を大きくする必要があったが、本発明に
おいてはレティクルマークの他にレティクル上の素子パ
ターンの領域外に、ステップ露光した時にウェーハマー
クと重なる位置に明部パターンを配置することによりレ
ティクルマークがウェーハ上に転写されない様にレティ
クルを構成しウェーハマークを以後の位置合わせでも使
えるようにしたので７２イメントマークは１ペレツトま
たはルティクル当９１個で良く、ペレットサイズの小型
化を達成することができる。
れていたのでウェーハに形成されたすべてのペレットの
同一位置にレティクルパターンが転写されるので、レテ
ィクルの枚数だけのアライメント用のウェーハマーク並
びにレティクルマークを形成する必要が生じそれだけｌ
ペレットの面積を大きくする必要があったが、本発明に
おいてはレティクルマークの他にレティクル上の素子パ
ターンの領域外に、ステップ露光した時にウェーハマー
クと重なる位置に明部パターンを配置することによりレ
ティクルマークがウェーハ上に転写されない様にレティ
クルを構成しウェーハマークを以後の位置合わせでも使
えるようにしたので７２イメントマークは１ペレツトま
たはルティクル当９１個で良く、ペレットサイズの小型
化を達成することができる。
以上説明したとおり、本発明によれば、ウェーハマーク
およびレディクルマークが最小の数で多数枚のレティク
ルパターンの位置合わせをすることが可能になり、その
結果半導体装置のペレットの小屋化の達成に効果が大で
ある。
およびレディクルマークが最小の数で多数枚のレティク
ルパターンの位置合わせをすることが可能になり、その
結果半導体装置のペレットの小屋化の達成に効果が大で
ある。
第１図は本発明の一実施例に用いるレティクルの構成図
、第２図は本発明の一実施例に用いるレティクルの他の
構成図である。 １・・・・・・ガラス板、２．２’・・・・・・素子領
域、３・・・・・・スクライプ線、４・・・・・・素子
領域外の暗部領域、５゜５１・・・・・・レティクルマ
ーク、６．６’・・・・・・明部パターン、ａ 、 ａ
”””’ ｘ方向ステップ量、ｂ 、 ｂ’・・・・・
・ｙ方向ステップ量。 椿２図
、第２図は本発明の一実施例に用いるレティクルの他の
構成図である。 １・・・・・・ガラス板、２．２’・・・・・・素子領
域、３・・・・・・スクライプ線、４・・・・・・素子
領域外の暗部領域、５゜５１・・・・・・レティクルマ
ーク、６．６’・・・・・・明部パターン、ａ 、 ａ
”””’ ｘ方向ステップ量、ｂ 、 ｂ’・・・・・
・ｙ方向ステップ量。 椿２図
Claims (1)
- 縮小投影露光装置を用いたパターン位置合わせ方法にお
いて、素子パターン領域内にダイバイダイアライメント
用ウェーハマークを有するウェーハに対し、レティクル
上に前記ウェーハマークに対応する位置にダイバイダイ
アライメント用レディクルマークを配置し、該レティク
ルマークを前記ウェーハマークに位置合わせした時、次
のステップでレティクルマークが重なるウェーハマーク
の位置で、かつ前記素子パターンの領域の外の領域に明
部パターンを配置し、前記ウェーハマークと前記レティ
クルマークを位置合わせしステップ露光し、前記レティ
クルマークがウェーハマーク上に転写されないようにし
たことを特徴とするパターン位置合わせ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179616A JPS6072232A (ja) | 1983-09-28 | 1983-09-28 | パタ−ン位置合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179616A JPS6072232A (ja) | 1983-09-28 | 1983-09-28 | パタ−ン位置合わせ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072232A true JPS6072232A (ja) | 1985-04-24 |
Family
ID=16068864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179616A Pending JPS6072232A (ja) | 1983-09-28 | 1983-09-28 | パタ−ン位置合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166026A (ja) * | 1984-12-19 | 1986-07-26 | Fujitsu Ltd | 位置合わせ方法 |
-
1983
- 1983-09-28 JP JP58179616A patent/JPS6072232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166026A (ja) * | 1984-12-19 | 1986-07-26 | Fujitsu Ltd | 位置合わせ方法 |
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