JPS607302B2

JPS607302B2 - バッファメモリ装置

Info

Publication number: JPS607302B2
Application number: JP55092202A
Authority: JP
Inventors: 政信井上
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-07-08
Filing date: 1980-07-08
Publication date: 1985-02-23
Also published as: JPS5718072A

Description

【発明の詳細な説明】本発明はデータ処理装置に於けるバッファメモリ装置に
関するものである。

最近のハードウェア技術の進歩に伴い、データ処理シス
テムの中央処理装置の処理能力が向上するにつれて、シ
ステムの処理能力のなかで演算時間に比して主記憶装置
をアクセスするための時間の占める比率が増え、全体の
処理能力が主記憶装置のアクセス時間により抑えられる
という問題が生じている。

この問題を解決する手段として小容量で高速にアクセス
できるメモリを持ち主記憶装置上のデータの写しを記憶
するキャッシュメモリ（ＣａｃｈｅＭｅｍｏひまたはバ
ッファメモリ）が採用されている。

キャッシュメモリを使用する場合、中央処理装置が主記
憶装置から新たなデータを読出す際に、その情報も含め
て前後の情報を読出し、それを上記キャッシュメモ川こ
保持しておき、その後のアクセスで必要とする情報がキ
ャッシュメモリ内に保持されている場合には、キャッシ
ュメモリからデータを読出すことにより、主記憶装置ま
でアクセスする必要をなくし、実質的な主記憶アクセス
タイムをキャッシュメモリアクセスの速さまで高速化す
るという方法が探られている。この場合、主記憶装置へ
のデータの書込みが必要なときには、この主記憶装置に
対するデータの書込みと同時に、キャッシュメモ川こそ
のアドレス上のデータが記憶されていると、そのキャッ
シュメモリの内容も書き換えている。

また主記憶装層に対する他の中央処理装置または入出力
転送制御装置からのアクセス要求とのふくつかりもこよ
りアクセス要求が主記憶装置でただちに受付けられず、
待合わせさせられる場合があり、これにより性能低下を
まね〈ことになる。これを解決する方法として、中央処
理装置の性能は主に主記憶装置に対する書込みアクセス
タイムには依存せず議出しアクセスタイムに影響される
ことから、書込みアクセス情報を一時的に保持する書込
みバッファを用意し、書込みアクセス要求が主記憶装置
に受付けられずに待合わせごせられている時に、中央処
理装置から主記憶装置に謙出しアクセス要求が発生する
と、読出しアクセス要求を、書込みバッファ上の書込み
アクセス要求に優先して処理する方法が採られている。

ところがこのとき、あとで発生した読出しアクセス要求
は上記書込みバッファに保持されている書込みアクセス
要求と同じ主記憶エリアに対して行なわれる可能性があ
り、その読出しアクセスは書込みアクセスが終り、主記
憶装置内が新しい内容に書換えられたのちに行なわなけ
ればならない。

これを処理するために従来用いられていた方法は、書込
みバッファの各ワードのアドレスと読出しアクセスのア
ドレスの一致を調べるための特別な比較回路を持つか、
または特別な連想記憶により書込みバッファのアドレス
格納部を構成することにより書込みバッファに保持され
ているアドレスと議出しアクセスによるアドレスの一致
を調べ、もし読出しアクセスが保留中の書込みアクセス
と同一のデー外こ対して行なわれたことを検出すると書
込みバッファ内の書込みアクセスを先に処理し、そのあ
とで議出しアクセスを行なっている。

しかしながら、上述のごとき、主記憶装置に対する議出
しアクセスと書込みバッファ内の書込みアクセスとが主
記憶装置の同一エリアをアクセスしているか杏かを検出
するための回路は書込みバッファのワード数が増えるに
伴い、多大なハードウェア量を必要とし、書込みバッフ
ァ制御方式における大きな欠点となっていた。

本発明の目的は、書込みバッファ上に登録されている書
込みアクセス情報の管理をも、キャッシュメモリに具備
されているアドレス情報格納用のメモリを使用して行な
うことにより、上記欠点を解決し、書込みバッファ内の
書込みアクセスと主記憶装置への議出しアクセスとのぶ
つかりを検出する手段と、連想記憶等の特別なハードウ
ェアを持つことなしに実現した書込みバッファを持った
データバッファ装置を提供することにある。

本発明によれば、命令制御部からアクセスされ、ブロッ
ク単位で主記憶装置上のデータを記憶するデータ記憶手
段と、前記主記憶装置への書込みアクセス情報を保持す
る書込みバッファ手段と、前記データ記憶手段の各ブロ
ックに対応して〜ブロックデータの主記憶装置上のアド
レス情報を示す第１の情報と、該ブロックデータが前記
データ記憶手段に格納されている場合を示す第２の情報
と、該ブロックデータが前記書込みバッファ手段に登録
されているアクセス情報に対応している場合を示す第３
の情報とを「記憶するアドレス情報記憶手段と、前記書
込みバッファ手段への書込みアクセス情報登録時に前記
データ記憶手段内に書込みデータを含むブロックデータ
が登録されていない場合に前記アドレス情報記憶手段に
そのブロックデー外こ対応する前記第１の情報と前記第
３の情報とを登録する手段と、前記書込みバッファ手段
の内容により前記主記憶装置への書込みアクセスを行な
う書込みアクセス手段と、該書込みアクセス手段の動作
時に前記アドレス情報記憶手段の対応する前記第３の情
報をリセットする手段と、前記命令制御部からの議出し
アクセス時「議出しアドレスに対応する前記アドレス情
報記憶手段の前記第３の情報がセットされていると「そ
の第３の情報がリセットされるのを待合わせて前記主記
憶装置への読出しアクセスを行なう手段とから構成され
ることを特徴とするバッファメモリ装置が得られる。次
に本発明について図面を参照して詳細に説明する。

第１図に示した本発明の一実施例であるキャッシュメモ
リ装置２は、主記憶装置３上のデータの写しをブロック
単位で記憶するデータ記憶手段であるデータ格納用メモ
リ（以下キャッシュメモリと記述する）とその周辺回路
とからなるデータ格納部２１と、上記キャッシュメモリ
の各ブロックに対応して、そのブロックデータの有効性
（すなわちブロックデータがキャッシュメモ川こ格納さ
れているかどうか）を示すビットＡ、該ブロックデータ
の主記憶装置３上のアドレス、および該ブロックデータ
が書込みバッファ上に登録されているアクセス情報に対
応しているかどうかを示す有効ビットＢを記憶するアド
レス情報記憶手段であるメモリ（以下アドレスアレイと
記述する）とその周辺回路とからなるアドレス情報格納
制御部２０と、主記憶装置３に対する書込みアクセス情
報を保持する書込みバッファを含む書込みバッファ制御
部２３と、主記憶装置３に対するアクセス制御を行なう
主記憶アクセス制御部２４と、命令制御部１からの議出
しアクセス時にキャッシュメモリか主記憶装置３かのい
ずれかのデータを切換えて命令制御部１に送る選択回路
２２とから構成される。

命令制御部１は主記憶装置３に記憶されている命令を読
出し、実行するものであり、命令またはオペランドの主
記憶装置３からのアクセスが必要になるとパス１００お
よび１０１にアクセス情報を載せてアクセス要求を行な
う。

読出しアクセスの場合、パス１００１こより送られてく
る主記憶装置３のアドレス情報によりアドレス情報格納
制御部２０のアドレスアレイを検索し、もしアドレスが
登録されており、かつ有効ビットＡが論理“１”だと目
的とするデータがキャッシュメモリ上に格納されている
ことを示し（キャッシュヒットと言う）、キャッシュメ
モリからの読出しデータを選択回路２２を介して命令制
御部１に送る。

アドレスアレイ上にアドレスが登録され、かつ、有効ビ
ットＢが論理“１”の場合には書込みバッファ上に書込
みアクセスが登録されていることを示し、書込みバッフ
ァ制御部２３からの有効ビットＢのリセット動作により
対応する有効ビットＢがリセットされるのを待合わせて
アクセス制御部２４に対して主記憶装置３の議出しアク
セスを要求する。

またアドレスアレイ上にアドレスが登録されていない場
合は直ちにアクセス制御部２４に対して読出しアクセス
を要求する。

上記読出しアクセスにより主記憶装置３からパス１０７
による議出しデータが送られると選択回路２２を介して
命令制御部１にデータを送ると共にキャッシュメモリに
データを格納し、かつアドレスアレィ上のアドレスの設
定および有効ビットＡをセットする。

命令制御部１からの書込みアクセスの場合、パス１０川
こよりアドレス情報、パス１０１により書込みデータが
送られてくる。

アドレス情報による議出しアクセスの場合と同様にアド
レスアレイの検索を行ない、もしキャッシュヒットであ
ると、書込みデータによりキャッシュメモリ上に記憶さ
れているデータを更新すると共に書込みバッファ上に書
込みアクセス情報を登録する。

キャッシュメモリ上にデータが登録されていない（キャ
ッシュミスヒットという）場合には、アドレスアレイ上
にアドレス情報を登録し、その有効ビットＢを論理“１
”にセットすると共に、書込みバッファにアクセス情報
を登録する。このとき、そのアクセスのアドレスがアド
レスアレイ上に登録されていることを示す書込みバッフ
ァ上のビットＥを論理“１”にセットすると共に、アド
レスアレイ上の位置を示す情報をビットＬＯＣに登録す
る。

書込みバッファ上に登録された書込みアクセス情報はＦ
ＩＦ○（ＦｉｒｓｔｌｎＦ船ｔＯｕｔ）方式により読出
され、アクセス制御部２４に送り主記憶装置の書込みア
クセスを送る。

書込みバッファから読出判された上記ビットＥが論理“
１”の場合、書込みアクセスを行なうと同時に、バス１
０４によりアドレスアレイ上の位置情報を送り、それに
より示されるアドレスアレイ上の有効ビットＢを論理“
０”にリセットする。次に第２図〜第４図を参照しなが
ら本実施例の動作を詳細に説明する。

第２図はアドレスアレイ３０とキャッシュメモリ５０の
構成を示しており、本キャッシュメモリは４レベルのセ
ットアソシェィティブ方式の場合について示している。

各メモリは２５６セット×４個のェントリからなり、ア
ドレスアレイ３０は各ェントリに対して有効ビットＡ、
有効ビットＢおよびアドレスを格納するビットから構成
され、キャッシュメモリ５０はデータを記憶する。有効
ビットＡが論理‘‘１”のときは、アドレスとデータ部
が有効であり、有効ビットＢが論理“１”のときはアド
レス部のみが有効である。有効ビットＡと有効ビットＢ
とは排他的にセットして使用する。第３図は書込みバッ
ファ６０の構成を示しており、本バッファはＦＩＦＯで
制御される８ワードの構成である。

各ワードには主記憶装置３に対するアクセスコマンド、
主記憶アドレス〜書込みデー夕および部分書込み指定時
の書込みバイト位置を示すマークビットからなるアクセ
ス情報とアドレスアレイ３川こそのアドレスが登録され
ていることを示すビットＥとビットＥが論理“１”のと
き４個のブロックのどの位置かを示すビットＬＯＣとを
持つ。アドレスアレイ３０の有効ビットＢが論理“１”
のとき、書込みバッファ６０のビットＥが論理“１”と
なっている。第４図は第１図に示す本実施例の構成をさ
らに詳細に示すブロック図である。

第４図において、命令制御部１は議出しアクセス要求時
には主記憶アドレスをレジスタ１３に、アクセスコマン
ドをレジスタ１１に設定し、書込みアクセス時にはアド
レスをレジスタ１３に、アクセスコマンドとマークビッ
ト情報をレジスター１に、さらに書込みデータをレジス
ター２に設定してアクセスを要求してくる。議出しアク
セスの場合、レジス夕１３のアドレス情報の下位ビット
１００２を選択回路３１で選択し、パス２０１によりア
ドレスアレイ３０の読出しアクセスを行なう。

アドレスアレイ３０からの４個の各ブロックの議出しデ
ータ２０６，２０７，２０８よび２０９の各々はヒット
検出回路３６においてアドレスの上位ビット１００１と
比較される。ヒット検出回路３６においてアドレスアレ
イ３０からの４個のデータ各々について、その有効ビッ
トＡが論理“１”で、かつ、そのアドレスとデータ１０
０１が一致しているか、有効ビットＢが論理“１”で、
かつ、そのアドレスとデ−夕１００１が一致しているか
、または全てのデータについて上記一致が取れなかった
かについてチェックしている。

本動作と並行してアドレス１００２によりキャッシュメ
モリ５０と新規にデータを登録する時に４個のブロック
のうち、どのブロックデータを追い出すかを制御するり
プレ−スメント制御用のビットを記憶しているメモリ４
０の読出しアクセスを行なっている。もし、有効ビット
Ａが論理“１”で、かつ、両アドレスデータが一致する
とキャッシュヒットを意味しており、キャッシュメモリ
５０から講出した４個のブロツクデ−夕２２１，２２２
，２２３および２２４のうちヒットしたブロックデータ
を選択回路５３で選択し、レジスタ５４にセットしたの
ち選択回路２２を通してパス１０９により命令制御部１
に送る。有効ビットＢが論理“１’’で、かつ、両アド
レスデータが一致すると、そのブロックデー外こ対する
書込みアクセス要求が書込みバッファ６川こ登録されて
いることを意味し、パス２３１のアドレスにより書込み
バッファ制御部２３からアドレスアレイの書換えアクセ
スが行なわれるまで命令制御部１の動作を停止する。

書込みバッファ制御部２３からのアクセスが発生すると
、それによりアドレスアレイが書換えられた次のサイク
ルで命令制御部１からのアドレス情報により前記同機に
アドレスアレイ３０のアクセスおよびヒット検出回路３
６でのチェックを行なう。

このチェックで再度有効ビットＢが論理“１”の一致を
検出すると書込みバッファ制御部２３からのアクセスを
再度待合わせ、同様の動作を繰り返す。

書込みバッファ制御部２３の書換えにより有効ビットＢ
が論理“１”の一致が無くなると、命令制御部１からの
主記憶装置３のアクセスコマンドとアドレスを主記憶ア
クセス制御部２４の選択回路７５と７２でそれぞれ選択
し、レジスタ７４および７３にセットしたのち主記憶装
置３にアクセス要求を行なう。本要求に対して主記憶装
置３からの議出しデータがパス１０７により送られてく
ると、本データを選択回路２２を介して命令制御部１に
送ると共に、選択回路５１からしジス夕５２にセットし
、キャッシュメモリ５０内にも書込む。このとき、書込
むべきブロック位置は命令制御部１からのアドレスと、
メモリ４０内のＩＪプレースメント制御ビットの内容と
により追い出すべきブロックを決定してそのブロック位
置のキャッシュメモリ５０に前記主記憶装置からのデー
タを、アドレスアレイ３０‘こ主記憶アドレスの上位ビ
ット１００１と有効ビットＡを論理“１”および有効ビ
ットＢを論理“０”に設定する。このときメモリ４０の
内容も書換えるが、その動作については本発明と関係が
無いため省略する。命令制御部１からのアクセス時にい
ずれのブロックでも一致が検出されなかった時は、ただ
ちに上記同様主記憶装置３の議出しアクセスを行ない、
命令制御部１へのデータの送出およびキャッシュメモリ
への登録を行なう。命令制御部１からの書込みアクセス
の場合、パス１１０，１０１および１００のアクセス情
報は書込みバッファ６川こ送られ、本バッファの入力ワ
ード位置を示す十１の加算器付きのレジスタ６１で示さ
れるワード位置に書込むと同時に、パス１００２のアド
レスにより議出しアクセスの場合と同様にアドレスアレ
イ３０の議出しを行ない、ヒット検出回路３６での一致
チェックを行なう。

有効ビットＡによる一致を検出すると、パス１０１の書
込みデータをキャッシュメモリ５０のヒットしたブロッ
ク位置にも書込みパス２１２により書込みバッファのビ
ットＥには論理“０”を書込む。上記以外の場合はキャ
ッシュメモリ５０への書込みは行なわず、パス１１０，
１０１，１００および２１２の内容をレジスタ６１で示
される書込みバッファ６０１こ書込む。

このときパス２１２には書込みバッファ６０のビットＥ
に対しては論理“１”データが、ビットＬＯＣに対して
は追い出しブロック決定回路４２により決定したブロッ
クの位置を示すビットが回路３７により発生されている
。またアドレスアレイ３０の上記ブロック位置にはアド
レス情報、有効ビットＡには論理“０”データ、有効ビ
ットＢには論理“１”データをそれぞれ書込む。

書込みバッファ６０にアクセス情報を書込むとしジス夕
６１の内容は十１加算する。レジスタ６２はバッファ６
０の謙出し用のワード位置を保持するレジスタで、本レ
ジスタも十１の加算機能がつている。両レジスタの内容
２３５と２３６との内容によりバッファ制御回路６３は
書込みバッファ６０ヘアクセス情報が保持されているこ
とを検出し、命令制御部１とは非同期に主記憶アクセス
制御部２４へのアクセス要求を行なう。

アクセス制御部２４は、主記憶装置３への読出しアクセ
ス要求が有れば、それを優先して処理し、もし無ければ
書込みバッファ制御部２３からの要求によりそのアクセ
ス情報をレジス夕７４，７１および７３に設定して主記
憶装置３への書込みアクセスを行なう。

書込みバッファ制御部２３が書込みアクセス要求を行な
うとき、そのワ−ドのビットＥが論理“１”であると、
主記憶アドレスの下位ビット２３１を選択回路３１を介
してアドレスアレイ３０のアドレス２０１を指定し、バ
ス２３０のビットＤＯＣの内容を有効ビットＢ制御回路
３４に送り、その内容で示されるアドレスアレイ３０の
ブロックの有効ビットＢを論理“０”にリセットする。

上記動作によりキャッシュメモリ５０に登録されていな
いブロックデー外こ対する書込みアクセスが書込みバッ
ファ６０内に登録されているとき、そのデータに対する
命令制御部１からの論出し要求がくると、その主記憶装
置３に対する論出しアクセスは、書込みバッファ６０の
書込みアクセスが終ったのちに行なうことになる。本発
明は以上説明したように、書込みバッファに登録されて
いるアクセス情報をアドレス情報記憶手段（アドレスア
レイ）上に登録するように構成することにより、論出し
アクセス時のアドレス情報記憶手段のアクセス動作だけ
により主記憶装置の同一データに対する書込みと論出し
のアクセスの順序性を保証する機能を少ないハードウェ
アで容易に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例で用いるアドレスアレイ３０とキャッシュメモ
リ５０の構成を示す図、第３図は本実施例で用いる書込
みバッファ６０の構成を示す図、第４図は第１図の詳細
な構成を示すブロック図である。第１図〜第４図において、１・・・…命令制御部、２…
…キャッシュメモリ装置、３・・・…主記憶装置、２０
・・・・・・アドレス情報格納制御部、２１・…・・デ
ータ格納部、２２・・・・・・選択回路、２３…・・・
書込みバッファ制御部、２４・・・・・・主記憶アクセ
ス制御部、３０……アドレスアレイ、４０……メモリ、
５０・…・・キャッシュメモリ、６０…・・・書込みバ
ツフア、１１，１２，１３，３３，３５，５２，５４，
６１，６２，７１，７３，７４……レジスタ、３１，５
１，５３，７２，７５…・・・選択回路、３２・・・・
・・有効ビットＡ制御部、３５・・・・・・有効ビット
Ｂ制御部、３６・・・・・・ビット検出回路、３７・…
・・フロック位置作成回路、４１・・・・・・リブレー
スメントメモリ制御回路、４２・・・・・・追い出しブ
ロック決定回路、６３・…・・書込みバッファ制御回路
、１０１〜１１０，１００１，１００２，２０１〜２１
２，２１４〜２１７，２１９〜２２６，２３０〜２３６
，２３９，２４１，２４２，１０６０〜１０６２・・・
・・・接続ライン。第１図第２図籍３図斧ム図

Claims

【特許請求の範囲】

１命令制御部からアクセスされ、ブロツク単位で主記
憶装置上のデータを記憶するデータ記憶手段と、前記主
記憶装置への書込みアクセス情報を保持する書込みバツ
フア手段と、前記データ記憶手段の各ブロツクに対応し
て、ブロツクデータの主記憶装置上のアドレス情報を示
す第１の情報と、該ブロツクデータが前記データ記憶手
段に格納されている場合を示す第２の情報と、該ブロツ
クデータが前記書込みバツフア手段に登録されているア
クセス情報に対応している場合を示す第３の情報とを、
記憶するアドレス情報記憶手段と、前記書込みバツフア
手段への書込みアクセス情報登録時に前記データ記憶手
段内に書込みデータを含むブロツクデータが登録されて
いない場合に前記アドレス情報記憶手段にそのブロツク
データに対応する前記第１の情報と前記第３の情報とを
登録する手段と、前記書込みバツフア手段の内容により
前記主記憶装置への書込みアクセスを行なう書込みアク
セス手段と、該書込みアクセス手段の動作時に前記アド
レス情報記憶手段の対応する前記第３の情報をリセツト
する手段と、前記命令制御部からの読出しアクセス時、
読出しアドレスに対応する前記アドレス情報記憶手段の
前記第３の情報がセツトされていると、その第３の情報
がリセツトされるのを待合わせて前記主記憶装置への読
出しアクセスを行なう手段とから構成されることを特徴
とするバツフアメモリ装置。