JPH02287848A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はキャッシュメモリ制御方式に関ずろ。

より詳細には、本発明は、キャラシフメモリを使用シた
マイクロプロセンザシステムにおいて、特にそのキャッ
シュメモリの無効化の新規な制御方式を提供するもので
ある。

従来の技術 ］ンピュータシステムにおいては、一般にＣＰＵの処理
速度よりも、記１意装置から命令やデータを読み書きす
るアクセス速度の方が遅い。従って、ＣＰＵの処理毎に
メモリアクセスをしていたのでは、本来のＣＰＵの能力
よりも処理時間が長くなってしまう。そこで、ＣＰＵの
内部または周辺に高速メモリを配置して、予め一定容量
のデータまたはプログラムをこのメモリに格納しておき
、ＣＰＵはこれを参照して処理を実行する構成を採るこ
とがある。このようなメモリをキャラシフメモリと呼び
、当初は大型計算機に採用されたが、現在では、マイク
ロプロセッサを使用したシステム等でも極めて一般的な
方式となっている。

従来、この種のキャッシュメモリ制御において、バッフ
ァ・メモリ内に格納したデータを無効化する方式として
、すべての領域を一括して無効化する方式と、アドレス
で特定された所定の領域（以下、ブロックと記載する）
だけを無効化する方式との何れかが選択されていた。

発明が解決しようとする課題 しかしながら、上述した従来のキャッシュメモリ制御方
式では、何れの方法を選択した場合にも問題がある。即
ち、バッファ・メモリ内のブロック単位で無効化する方
式の場合は、複数ブロックを無効化する場合には、無効
化のために非常に多くの時間がかかる。一方、すべての
ブロックを一括して無効化する方式では、有用なブロッ
クまで無効としてしまうため再度書き込むことになり、
結局、キャッシュメモリを使用することの利点が低下し
てしまう。

そこで、本発明は、上記従来技術の問題点を解決し、キ
ャシュメモリ方式の利点を失うこ吉なく利用できるキャ
ッシュメモリの新規な制御方式を提供することをその目
的としている。

課題を解決するための手段 即ち、本発明に従うと、主記憶をプロセｙ”）どの間に
高速のバッファ・メモリを有し、メモリ・アクセスに際
して主記憶上の該当データがバッファ・メモリにコピー
されていればそのバッファ・メモリをアクセスし、コピ
ーされていなければ主記憶を直接アクセスすると同時に
そのアドレスで特定される領域をバッファ・メモリヘコ
ピーするような制御を行なう装置において、バッファメ
モリ内で無効化する任意の領域を指定す手段と、該手段
により指定された１つまたは複数の領域を一括して無効
化する手段とを備え、バッファ・メモリ内のデータの無
効化を任意の領域で一括して行なうことを特徴とするキ
ャッシュメモリ制御方式が提供される。

作用 本発明に係るキャッシュメモリ制御方式は、パンツアメ
モリ内で無効化する領域（ブロック数）を自由に設定し
、そのブロックを一括して無効化できることをその主要
な特徴としている。

即ち、前述した従来のキャッシュメモリ制御方式に対し
、本発明は所望のブロックを一括して無効化できるので
、複数のブロックを無効化することによる無効化処理時
間の増加もない。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係るキャッシュメモリ制御方式を実
行できる装置の構成例を示す図である。

この装置は、アドレス信号線５と、無効化ストローブ信
号線６との間にそれぞれ接続された、アドレスタグメモ
リ１とバリッドメモリ２と比較器３とハリッドメモリリ
セＺト回路４きから構成された複数のブロックを備えて
いる。

アドレスタグメモリ１は、キヤノンユメモリに保持して
いるデータのアドレス情報を保持している。バリッドメ
モリ２は、アトレスタフメモリ１に対応してそのタグメ
モリの内容が有効であることを示す。

この装置では、キャッシュメモリ内で無効化する領域（
ブロック）のアドレス情報を、アドレス信号線５から人
力する。この情報とそれに対応するアドレスタグメモリ
１内のビットの内容とが比較器３により比較され、その
結果をバリッドメモリリセット回路４へ通知する。リセ
ット回路４は比較器３からの出力結果が「一致ｊを示し
ていたならば、無効化ストローブ信号６によりバリント
メモリ２のリセットを行なう。

ここで、上述のように、比較器３とバリッドメモリリセ
ット回路４とは、アドレスタグメモリｌごとに設けられ
ているので、無効化ストローブ信号６が人力されるとそ
のとき入力されていたアドレス信号５の内容と同しアド
レス情報をもつアドレスタグメモリ１が無効化される。

第１図に示した回路では、アドレス信号５の本数は２本
で、それに対応するアドレスタグメモリのビットは上位
２ビツトの場合であるが、これらについて、適宜変更し
ても、この回路の基本的な動作が変わらないことはいう
までもない。

実施例２ 第２図は、本発明に係るキャンシュメモリ制御方式を実
行できる装置の他の構成例を示す図である。

第２図に示すように、アドレスタグメモリ７にビット毎
に対応したアドレス設定レジスタ８とアドレスイネーブ
ルレジスタ９とを備えている。ここで、アドレス設定レ
ジスタ８は、キャッシュメモリ内で無効化したい領域に
対応するアドレス情報を保持する。またアドレスイネー
ブルレジスタ９は、アドレス設定レジスタ８内の有効ビ
ットを指示する。尚、アドレス設定レジスタ８とアドレ
スイネーブルレジスタ９との内容は、それぞれＣＰＵか
らデータバス１０を介して書き込むことができるように
構成されている。

上述のように構成された装置において、アドレス設定レ
ジスタ８の内容が、アドレスタグメモリ７の内容とは各
ビットごとに比較されろ。比較結果はアドレスイネーブ
ルレジスタ９て指示されたビットだけ選択され、そのす
べてが一致を示した場合に、アドレスタグメモリ７に備
えられたバリッドメモリがリセットされる。こうして、
アドレス設定レジスタ８とアドレスイネーブルレジスタ
９で指定されるア）・レスに対応するキャソ／ユメモリ
領域は、すべて無効化される。

この実施例では、キャッシュメモリの無効化を行なう領
域をＣＰＵからソフトウェアで指定できるので、システ
ム動作中でも随時領域の変更が可能である。従って、こ
のシステム上で動作するオペレーティングシステムが変
わり、ブロクラムのメモリ上へのマツピングが変化して
も、ハードウェアを変更することなしに対応することが
できる。

発明の詳細 な説明したように、本発明に係るキャシュメモリ制御方
式では、キャシクメモリの複数のフロンクを一括して無
効化することができるので、バッファメモリと主記憶と
の内容の一致性を保つための処理を高速に行なうことが
できる。

これは、仮想記憶やマルチクスタンステムなどを採用し
ているシステムにおいて、ディスク等の第２次記憶装置
と主記憶との間で頻繁なデータの入れ替えがある一方で
、オペレーンヨンシステム部分は常にバッファメモリ上
にコピーしておきたいような場合に特に有効である。

【図面の簡単な説明】

第１図は、本発明に係るキャンシュメモリ制御方式を実
行できる装置の構成例を示すブロック図であり、 第２図は、本発明に係るキャンシュメモリ制御方式を実
行できる装置の他の構成例を示すブロック図である。 （主な参照番号） １・・・アドレスタグメモリ、 ２・　・　・バリッドメモリ、 ３・・・比較器、 ４・　・　・バリッドメモリリセット回路、５・・・ア
ドレス信号、 ６・・・無効化ストローフ信号、 ７・・・アドレスタグメモリ、 ８・・・アドレス設定レジスタ、 ９・・・アドレスイネーブルレジスタ、１０・・・ＣＰ
Ｕデークハス。 特許出願人　日木電気株式会キ′［。

Claims (1)

1. 【特許請求の範囲】 主記憶をプロセッサとの間に高速のバッファ・メモリを
   有し、メモリ・アクセスに際して主記憶上の該当データ
   がバッファ・メモリにコピーされていればそのバッファ
   ・メモリにアクセスし、コピーされていなければ主記憶
   を直接アクセスすると同時にそのアドレスで特定される
   領域をバッファ・メモリへコピーするような制御を行な
   う装置において、 バッファメモリ内で無効化する任意の領域を指定す手段
   と、該手段により指定された１つまたは複数の領域を一
   括して無効化する手段とを備え、バッファ・メモリ内の
   データの無効化を任意の領域で一括して行なうことを特
   徴とするキャッシュメモリ制御方式。