JPS6073786A - ベクトル・デ−タ処理装置 - Google Patents
ベクトル・デ−タ処理装置Info
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- JPS6073786A JPS6073786A JP18116283A JP18116283A JPS6073786A JP S6073786 A JPS6073786 A JP S6073786A JP 18116283 A JP18116283 A JP 18116283A JP 18116283 A JP18116283 A JP 18116283A JP S6073786 A JPS6073786 A JP S6073786A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明Ｑ）技術分野〕
本発明は、主記憶装置σ）ブロック・アクセスを行う場
合には１個のアドレス発生制御部が１個のアドレス生成
部音制御し、主記憶装置のブロック・アクセス以外のア
クセスを行う場合には１個のアドレス発生制御部が複数
のアドレス生成部を制御するようになったベクトル時デ
ータ処理装置に関するものである。 Ｃ従来技術と問題点〕 ベクトル・データ処理装置は、ベクトル・レジスタ、ベ
クトル演算器、２本のアクセス・パイプライン及び命令
処理部などを有している。ベクトル演算バイブラインで
は、スカラ演算器と同様に倍精度や単精度、固定小数点
演算が行われる。倍精度データ、単精度データ及び固足
小截点データは、第１図のような形式でベクトル・レジ
スＩ上で定義されている。 そのため、主記憶装置からベクトル・レジスタへの転送
又はベクトル・レジスタから主記憶装置への書込みは４
Ｂ（バイト）幅ないし８Ｂ単位で行われている。更に、
ロード／ストアの転送速度は演算の速度に見合うもので
なくてはならない。 つまり、第２図に示すように、ベクトル・ロードされた
データをベクトル・レジスタに書込みつ〜ベクトル演算
パイプラインと連鎖させることによ演算器は１τ／４オ
ペレーシヨンで動作するという前提の下で、アクセス・
パイプラインのスル−ブツトも１τ／４オペレーシヨン
にしである。また、主記憶制御装置のアクセスでは、４
Ｂ又は８Ｂ命令を扱うことから、４Ｂデー４を扱う場合
にはディスタンスが４Ｂないし８Ｂのとき、８Ｂｆ−夕
を扱う場合にはディスタンスが８Ｂのときには、主記憶
装置のブロック・アクセスを行うことが可能となって。 主記憶とのスルーブツト≧ ベクトル・レジスタとのスルーブツト となり、演算スピードに見合うだけのスループットが可
能となる。ディスタンスが大きい場合、上記のスルーブ
ツトヲ満足させるためには、２本のアクセス・パイプラ
インのそれぞれが４本ずつ。 計８本のアドレス・パイプラインが必要であるが。 ８本のアドレス・パイプラインを設けることはハードウ
ェア量の増大を招く。 〔発明の目的〕 本発明は、上記の考察に基づくものであって。 ハードウェア量を増加させることなく且つスルーブツト
を比較的におと１−ことなく、ブロック・アクセス不同
のベクトル・ロード命令やベクトル・ストア命令などを
実行できるようにしたベクトル・データ処理装置ケ提供
することを目的としている。 〔発明の構成〕 そしてそのため１本発明のベクトル−データ処理装置は
、１つないし複徐のデータ・バスとアドレス生成部とア
ドレス生成スをもって主記憶装置とベクトル・レジスタ
間の転送を行う独立に動作可能な複数個のアクセス・パ
イプフィンを有するベクトル・データ処理装置において
、主記憶装置上のデータを参照する場合参照するデータ
が連続するアクセスにおいては、各アクセス・パイプラ
インが独立にアドレス生成部およびアドレス・バスを管
理して主記憶装置にアクセスを出し、データが不連続で
あるアクセスにおいては複数個のアクセス・パイプライ
ンのうちいずれか１つのアクセス・パイプラインがアド
レス生成部及びアドレス・バスを管理して主記憶装置を
アクセスするようにしたことを特徴とするものである。 〔発明の実施例〕 以下、本発明を図面を参照しつつ説明する。 第３図は本発明が適用されるベクトル・データ処理装置
の概要を示す図、第４図はアクセス・パイプラインの１
実施例の構成を示す図、第５図はアクセス・パイプライ
ンのアドレス部の１実施例の構成を示す図、第６図はア
ドレス発生部の１実施例の構成を示す図、第７図はアド
レス発生制御部の要部の１実施例構成を示す図、第８図
は本発明の詳細な説明する図である。 第３図において、ｌは主記憶装置、２は主記憶装置上ν
、３は命令処理部、４−Ａと４−Ｂはアク構成のもので
あり、また、ブロック・アクセスを行い得るものである
。主記憶制御装置２は、主記憶装置１とアクセス要求元
装置との間におけるデータ転送の仲介を行うものである
。命令処理部３は、アクセス・パイプラインやベクトル
演算器
合には１個のアドレス発生制御部が１個のアドレス生成
部音制御し、主記憶装置のブロック・アクセス以外のア
クセスを行う場合には１個のアドレス発生制御部が複数
のアドレス生成部を制御するようになったベクトル時デ
ータ処理装置に関するものである。 Ｃ従来技術と問題点〕 ベクトル・データ処理装置は、ベクトル・レジスタ、ベ
クトル演算器、２本のアクセス・パイプライン及び命令
処理部などを有している。ベクトル演算バイブラインで
は、スカラ演算器と同様に倍精度や単精度、固定小数点
演算が行われる。倍精度データ、単精度データ及び固足
小截点データは、第１図のような形式でベクトル・レジ
スＩ上で定義されている。 そのため、主記憶装置からベクトル・レジスタへの転送
又はベクトル・レジスタから主記憶装置への書込みは４
Ｂ（バイト）幅ないし８Ｂ単位で行われている。更に、
ロード／ストアの転送速度は演算の速度に見合うもので
なくてはならない。 つまり、第２図に示すように、ベクトル・ロードされた
データをベクトル・レジスタに書込みつ〜ベクトル演算
パイプラインと連鎖させることによ演算器は１τ／４オ
ペレーシヨンで動作するという前提の下で、アクセス・
パイプラインのスル−ブツトも１τ／４オペレーシヨン
にしである。また、主記憶制御装置のアクセスでは、４
Ｂ又は８Ｂ命令を扱うことから、４Ｂデー４を扱う場合
にはディスタンスが４Ｂないし８Ｂのとき、８Ｂｆ−夕
を扱う場合にはディスタンスが８Ｂのときには、主記憶
装置のブロック・アクセスを行うことが可能となって。 主記憶とのスルーブツト≧ ベクトル・レジスタとのスルーブツト となり、演算スピードに見合うだけのスループットが可
能となる。ディスタンスが大きい場合、上記のスルーブ
ツトヲ満足させるためには、２本のアクセス・パイプラ
インのそれぞれが４本ずつ。 計８本のアドレス・パイプラインが必要であるが。 ８本のアドレス・パイプラインを設けることはハードウ
ェア量の増大を招く。 〔発明の目的〕 本発明は、上記の考察に基づくものであって。 ハードウェア量を増加させることなく且つスルーブツト
を比較的におと１−ことなく、ブロック・アクセス不同
のベクトル・ロード命令やベクトル・ストア命令などを
実行できるようにしたベクトル・データ処理装置ケ提供
することを目的としている。 〔発明の構成〕 そしてそのため１本発明のベクトル−データ処理装置は
、１つないし複徐のデータ・バスとアドレス生成部とア
ドレス生成スをもって主記憶装置とベクトル・レジスタ
間の転送を行う独立に動作可能な複数個のアクセス・パ
イプフィンを有するベクトル・データ処理装置において
、主記憶装置上のデータを参照する場合参照するデータ
が連続するアクセスにおいては、各アクセス・パイプラ
インが独立にアドレス生成部およびアドレス・バスを管
理して主記憶装置にアクセスを出し、データが不連続で
あるアクセスにおいては複数個のアクセス・パイプライ
ンのうちいずれか１つのアクセス・パイプラインがアド
レス生成部及びアドレス・バスを管理して主記憶装置を
アクセスするようにしたことを特徴とするものである。 〔発明の実施例〕 以下、本発明を図面を参照しつつ説明する。 第３図は本発明が適用されるベクトル・データ処理装置
の概要を示す図、第４図はアクセス・パイプラインの１
実施例の構成を示す図、第５図はアクセス・パイプライ
ンのアドレス部の１実施例の構成を示す図、第６図はア
ドレス発生部の１実施例の構成を示す図、第７図はアド
レス発生制御部の要部の１実施例構成を示す図、第８図
は本発明の詳細な説明する図である。 第３図において、ｌは主記憶装置、２は主記憶装置上ν
、３は命令処理部、４−Ａと４−Ｂはアク構成のもので
あり、また、ブロック・アクセスを行い得るものである
。主記憶制御装置２は、主記憶装置１とアクセス要求元
装置との間におけるデータ転送の仲介を行うものである
。命令処理部３は、アクセス・パイプラインやベクトル
演算器
【図示せず）に対する命令発信などを行うもので
ある。アクセスｅバイブライン４−Ａ、 ４−Ｂに対し
て命令発信ケ行う場合、命令処理部３は、起動信号、ベ
クトル・レングス、ベース−アドレス。 ティスタンス及びオペコードをアクセス・パイプライン
に送る。アクセス・パイプライン４−Ａは。 主記憶装置へのベクトル働データのストア及び主記憶装
置からのベクトル・データのロード７行うものであリー
ベクトル・レジスタからのデータの読出し−ベクトル・
レジスタへのデータの書込み。 アライン処理、アドレス生成及び主記憶制御装置ヘのリ
クエストやリクエスト・アドレス、オペコードの送出な
どを行う。アクセス・パイプライン４−Ｂは４−Ａと同
じ機能を有している。ベクトル・レジス４１５は複数の
エレメントよりなるベクトル・データを格納するもので
ある。図にはベクトル・レジスタは１個しか示されてい
ないが、実ントずつベクトル・レジスタからニレメント
ラ読出すことが出来、また１度に４ニレメントスつニレ
メントビベクトル・レジスタに書込むことが出来る。 第４図はアクセス−パイプラインの１実施例の構成を示
すものである。第４図において、６はプライオリティ制
御回路１．７はアドレス部、８はアライン制御部、９は
アライン回路、１０は８００回路、１１と１２は制御信
号ｉをそれぞれ示している。主記憶制御装置２は、プラ
イオリティ制御回路６を有しており、主記憶アクセス要
求が競合した場合、ブライオｌ】ティに従って１個の主
記憶クセス・パイプライン４−Ａとの間には４本のデー
タ・バスＤＢが張られており、同様に主記憶制御装置２
とアクセス−パイプライン４−Ｂとの間にも４本のデー
タ・バスＤＢが張られている。データ・バスは８Ｂ幅の
ものである。アクセス・パイプライン４−Ａは、アドレ
ス部７．アライン制御部８及びアライン回路９を有して
いる。主記憶装置１をアクセスしたい場合、アドレス部
７はリクエスト、オペコード及びリクエスト・アドレス
を制御信号線１１を介して主記憶制御装置２に送る。ア
ライン制御部８は、主記憶制御装置２からの制御信号に
従ってアライン回路９を制御するものである。アライン
回路９とベクトル・レジスタ５との間には、４本のデー
タ・バス（バス帳ハ８Ｂ）が張られ
ある。アクセスｅバイブライン４−Ａ、 ４−Ｂに対し
て命令発信ケ行う場合、命令処理部３は、起動信号、ベ
クトル・レングス、ベース−アドレス。 ティスタンス及びオペコードをアクセス・パイプライン
に送る。アクセス・パイプライン４−Ａは。 主記憶装置へのベクトル働データのストア及び主記憶装
置からのベクトル・データのロード７行うものであリー
ベクトル・レジスタからのデータの読出し−ベクトル・
レジスタへのデータの書込み。 アライン処理、アドレス生成及び主記憶制御装置ヘのリ
クエストやリクエスト・アドレス、オペコードの送出な
どを行う。アクセス・パイプライン４−Ｂは４−Ａと同
じ機能を有している。ベクトル・レジス４１５は複数の
エレメントよりなるベクトル・データを格納するもので
ある。図にはベクトル・レジスタは１個しか示されてい
ないが、実ントずつベクトル・レジスタからニレメント
ラ読出すことが出来、また１度に４ニレメントスつニレ
メントビベクトル・レジスタに書込むことが出来る。 第４図はアクセス−パイプラインの１実施例の構成を示
すものである。第４図において、６はプライオリティ制
御回路１．７はアドレス部、８はアライン制御部、９は
アライン回路、１０は８００回路、１１と１２は制御信
号ｉをそれぞれ示している。主記憶制御装置２は、プラ
イオリティ制御回路６を有しており、主記憶アクセス要
求が競合した場合、ブライオｌ】ティに従って１個の主
記憶クセス・パイプライン４−Ａとの間には４本のデー
タ・バスＤＢが張られており、同様に主記憶制御装置２
とアクセス−パイプライン４−Ｂとの間にも４本のデー
タ・バスＤＢが張られている。データ・バスは８Ｂ幅の
ものである。アクセス・パイプライン４−Ａは、アドレ
ス部７．アライン制御部８及びアライン回路９を有して
いる。主記憶装置１をアクセスしたい場合、アドレス部
７はリクエスト、オペコード及びリクエスト・アドレス
を制御信号線１１を介して主記憶制御装置２に送る。ア
ライン制御部８は、主記憶制御装置２からの制御信号に
従ってアライン回路９を制御するものである。アライン
回路９とベクトル・レジスタ５との間には、４本のデー
タ・バス（バス帳ハ８Ｂ）が張られ
【いる。前述したよ
うに、アクセス・パイプライン４−Ｂは４−Ａと同様な
構成を有している。 第５図はアドレス部の１実施例の構成を示すものである
。 第５図において、１３−Ａと１３−Ｂはアドレス発生制
御部、１４と１４′はアドレス発生部、ＢＡはベース・
アドレス、Ｄはディスタンス、ＶＬはベクトル長、ｏｐ
ｃはオペコード、ＳＴＡはアドレス発生制御部１３−Ａ
に対する起動信号、ＳＴＢはアドレス発生制御部１３−
Ｂに対する起動信号をそれぞれ示している。アドレス発
生制御部１３−Ａは、命令処理部３からのベース・アド
レスＢＡ、プイスｉンスＤ、ベクトル長Ｖ Ｌ、オペコ
ードＯＰＣ及び起動信号ＳＴＡを受取ったとき、アドレ
ス生成のための制御を行う。アドレス発生制御部１３−
Ａは、ディスタンスＤを調べ、ブロック拳アクセス可能
の場合には後述するようにアドレス・パイプライン１７
−Ａ’に制御してブロック・アクセスｗ行い、ブロック
ｅアクセスが不可の場合には後述するようにアドレス・
パイプライン１７−Ａ、 １７−Ｂ、 １７−Ｃ，１７
−Ｄを制御してアドレス生成を行う。アドレス発生制御
部１３−Ｂは、命令制御部３からのベース・アドレスＢ
Ａ、ディスタンスＤ、ベクトル長ＶＬ、オペコードＯＰ
Ｃ及び起動信号を受取ったとき、ブロックアクセス可能
であるときに限って動作し、後述するようにアドレス・
パイプライン１７−Ｂ’Ｙ制御してブロック０アドレス
の生成を行う。 第６図はアドレス発生部の１実施例の構成を示すもので
ある。第６図において、１５−Ａと１５−Ｂは加算器、
１ｆｔ−Ａと１６−Ｂはアドレス変換回路、ＢＡＲＡと
ＢＡＲＢはベース・アドレス・レジスタ、ＤＲＡとＤＲ
Ｂはディスタンス・レジス４゜ＬＡＲＡとＬＡＲＤは論
理アドレス・レジスタ、 ＲＱＡとＲＱＢはリクエスト
・アドレス・レジスＪ、 ＲＱＱＡとＲＱＱＢはリクエ
スト・キュー・バッファ。 ＰＡとＰＢはボート、Ｇは入力ゲート、１７人ないし１
７Ｂはアドレス・パイプラインをそれぞれ示している。 ２１０ｊＦ器１５−Ａは、ベース９アドレス・レジスタ
ＢＡＲＡとディスタンス・レジスＪＤＲＡの内容に基づ
いて論理アドレスを生成するものである。 この論理アドレスは論理アドレス・レジスタＬＡＲＡに
セットされ、論理アドレス・レジスタＬＡ０ ＲＡの内容はアドレス変換回路１６−Ａによって実アド
レスに変換され、この実アドレスはリクエスト・アドレ
ス・レジスタＲＱＡＫセットされる。 リクエスト−アドレス・レジスタＲＱＡから出力される
リクエスト・アドレスはリクエスト・キュー−ハッ７ア
ＲＱＱＡに入力される。リクエスト・キュー・バッフ７
ＲＱＱＡから出力されるリクエスト・アドレスはボー）
ＰＡを介してプライオリテの部分から構成されている。 アドレス・バイブライン１７−Ｉｌｌ ７−Ｃ，１７−
Ｄは、１７−Ａと同様な構成を有している。 アドレス発生制御部１３−Ａは、ブロック・ア／ セｘ
Ｙ 行う場合、アドレス・パイプライン１７−ＡＶ制
御する。こＱ）場合、加算器１５−Ａは先ずベース−ア
ドレスＢＡ’２出力する。これはベース・アドレス−レ
ジスタＢＡＲＡにセットされる。 以下、ベースｅアドレス・レジスタＢＡＲＡ Ｋ ４
Ｄ１ 一アドレス・レジスタＢＡＲＡにセットされる。 アドレス発生制御部１３−Ａは、ブロック・アクセスが
不可の場合、アト１／ス・パイプライン１７−Ａ、 １
７−Ｂ、 １７−Ｃ，１７−Ｄを制御する。 加算器１５−Ａは先ずベース・アドレスＢＡ’に出カス
る。これはベース・アドレス・レジスタＢＡＲＡにセッ
トされる。以下、ベース・アドレス・ずベース−アドレ
スＢＡにＩＤを加算したものを出カスる。これはベース
−アドレス□レジスタＢＡＲＢにセットされる。以下、
ベース・アドレス。 レジスタＢＡＲＢに４Ｄを加算したものが出力され−こ
の値は再ヒベース・アドレス・レジスタＢＡＩＲＪＩに
セットされる。アドレス・パイプライン１７−Ｃの加算
器は最初にベース・アドレスＢＡに２Ｄを加算したもσ
）を出力し、アドレス・バイブライｙ１７−Ｄの加算器
は最初にベース・アドレスＢ２ Ａに３Ｄを力ｎ算したものを出力する。それ以後の処理
は、アドレス・パイプライン１７−Ａ、１７−Ｂと同じ
である。 第７図（イ）、（ロ）はアドレス発生制御部の要部の１
実施例構成を示す図である。第７図（イ）、（ロ）にお
いて、１８Ａないし２４Ａはレジスタ、１８Ｂないし２
４Ｂもレジスタ、２５Ａと２５Ｂは減算器、２６−Ａと
２６−Ｂはデコーダ、２７はデータネ連続検出回路、２
８−Ａと２８−Ｂは終了検出回路、２９ないし３４はＡ
ＮＤ回路、３５ないし３６及び４０はＯＲ回路、３７な
いし３９はＮＯＴ回路をそれぞれ示している。 先ず、第７図（イ］から説明する。レジスタ１８−人は
起動信号ＳＴＡを保持する。レジスタ１８−人の内容は
、レジスタ１９−Ａおよび２０−Ａを介してリフニス）
ＲＱとして主記憶制御装置２に送られる。レジスタ２３
−Ａは残りベクトル長を保持するものである。減算器２
５−Ａは、アドレス生成が行われる度にレジスタ２３−
Ａの内容から定数を減算する。残りベクトル長が零にな
ると、終了検出回路２８−ＡはＰｉＰＥＢＵＳＹ Ａ−
Ｐ番ＰＥ信号を論理「０」とする。レジス４２４−Ａは
オペコードＯＰＣを保持するものである。レジスタ２４
−Ａに保持されているオペコードはデコーダ２６−Ａに
よってデコードされ、デコード結果がレジスタ２１−Ａ
および２２−Ａ’（！−介して主記憶制御装置２に送ら
れる。Ｂ側の回路はＡ側の回路と同じである。データネ
連続検出回路２７は、ディスタンス・レジスタＤＲＡの
内容に基づいて。 否かｔ検出するものである。この回路２７は、データネ
連続（ブロック自アクセス不可）を検出したときには論
ｍｒｌＪ’＆出力し、データ連続【ブロック−アクセス
可能】のときには論理「０」を出力する。終了検出回路
２８−Ａが論理【１」な出力し且つデータネ連続検出回
路２７が論理「１」を出力している場合にはｐＬｐｇ
ＢＵＳＹ ｎ−ｐｔｐｇ信号は論理「ｌ」となり−また
、終了検出回路２８−Ｂが論理ｒｌＪを出力し且つデー
タネ連続検出回路２７が論理ｒＯＪを出力している場合
にはＰｊＰＥ ＢＵＳＹ Ｂ−ＰｉＰＥ信号は論理「１
」となる。データネ連続検出回路２７が論理「ｌ」を出
力しているときにはデコーダ２６−Ａのデコード結果が
レジス４２１−Ｈにセットされ、データネ連続検出回路
が論理ｒＯＪ＊出方しているときにハテコーダ２６−Ｂ
のデコード結果がレジスタ２１−Ｂにセットされる。レ
ジスタ２１−Ｂの内容はレジスＪ２２−ＢＹ介して主記
憶制御装置２に送られる。 命令処理部３からアクセス・パイプライン４−Ａ ヘノ
扁令発信はＰＬＰＥ ＥＵＳＹ Ａ−ＰｊＰＥ信号によ
り制御され、同様に命令処理部３からアクセス・パイプ
ライン４−Ｂへの命令発信はＰＩＰＥＢＵＳＹ Ｂ−Ｐ
ｉＰＢ信号によって制御される。ｐｉＰＥ ＢＵＳＹ
Ａ−ＰＺＰＥ信号が論理「１」のときにはアドレス発生
制御部１３−ＡがＢＵＳＹ状態であるようにし、同様Ｋ
ＰｉＰＥ ＢＵＳＹ Ｂ−ＰｉＰＥ信号が論理「１」の
ときにはアドレス発生制御部１３−ＢがＢＵ８Ｙ状態に
なるようにする。したがってデータが連続している場合
のアクセスについ５ ては、２番ＰＥ ＢＵＳＹ Ａ−ＰｉＰＥ信号およびｐ
ｉＰＥ ＢＵＳＹ Ｂ−ＰＩＰＥ信号は対応したアクセ
ス・パイプラインによって独立して生成され、データが
不連続の場合［はＰｔＰＥ ＢＵＯＹ Ａ−ＰｉＰＥ信
号およびｐｉｐＥ ＢＵＳＹ Ｂ−ＰＩＰＥ信号が共に
ｉ＃Ｕ［１」になり、命令処理部３からＱノアクセスｅ
パイプライン４−Ｂへの命令投入は禁止される。 ｖシｘｌｌ １８−Ａ内の起動信号ＳＴＡはレジス検出
が行われると、レジスタ１８−Ａはクリアされる。これ
と同時に、減算器２５−Ａによる減算処理およびレジス
タ２４−Ａによるオペコードの保持な停止し１次の命令
を投入できるようにする。 Ｂ側θ）回路についても同様な動作が行われる。 第７図１）はアドレス・パイプライン１７−Ａ。 １７−Ｂ、 １７−Ｃ１１７−Ｄのそれぞれの中和存在
する入力ゲート、ペース・アドレス・レジスタ及びディ
スタンスφレジスタなどを制御する部分である。第７閣
印の■の信号か論理「ｏ」のと６ きには、アドレス−パイプライン１７−Ｂはアドレス発
生制御部１３−Ｂにより制御され一アドレス・パイプラ
イン１７−Ａはアドレス発生制御部１３−Ａによっ°Ｃ
制御される。■の信号が１ａ埋「１」のときには、アド
レス・パイプライン１７−Ａ。 １７−ｆＬ １７−Ｃ，１７−Ｄは全てアトｉ／ス発生
制御部１３−Ａによって制御される。なお、制御信号を
生成する回路は、第７回部、―）には示されていない。 第８図は本発明の詳細な説明する図である。いま、下記
のようなベクトル命令列があったと仮足する。 ■ ＶＬＤ（デー４Ｉ連続） ■ ＶＬＤ（同 上 ） ■ ＶＬＤ（デーｌ不連続） ■ ＶＬＤｔデータ連続） ■ ＶＬＤ（同 上 ） なお、ＶＬＤはベクトル・ロード命令を表わしている。 ■Ｕ）命令乞実行するために必要なアドレスはアドレス
・パイプライン１７−Ａで作成され。 これと同時に■の命令を実行するために必要なアドレス
はアドレス・パイプライン１７−Ｂによって生成される
。■の命令を実行するためのアドレスの生成及び■の命
令を実行するためのアドレスの生成が両方とも終了した
後に、■の命令を実行するために必要なアドレスはアド
レス・パイプライン１７−Ａ、１７−Ｂ、１７−Ｃ，１
７−Ｄによって生成される。■の命令を実行するための
ア実行するために必要なアドレスがアドレス・パイプラ
イン１７−Ｈによって生成される。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、デー
タが不連続な場合のアクセスにおいてもハードウェア重
を増加させることなく且つスルーグツトを比較的おとす
ことなく、ベクトル・ロード命令やベクトル・ストア命
令などを実行することが出来る。
うに、アクセス・パイプライン４−Ｂは４−Ａと同様な
構成を有している。 第５図はアドレス部の１実施例の構成を示すものである
。 第５図において、１３−Ａと１３−Ｂはアドレス発生制
御部、１４と１４′はアドレス発生部、ＢＡはベース・
アドレス、Ｄはディスタンス、ＶＬはベクトル長、ｏｐ
ｃはオペコード、ＳＴＡはアドレス発生制御部１３−Ａ
に対する起動信号、ＳＴＢはアドレス発生制御部１３−
Ｂに対する起動信号をそれぞれ示している。アドレス発
生制御部１３−Ａは、命令処理部３からのベース・アド
レスＢＡ、プイスｉンスＤ、ベクトル長Ｖ Ｌ、オペコ
ードＯＰＣ及び起動信号ＳＴＡを受取ったとき、アドレ
ス生成のための制御を行う。アドレス発生制御部１３−
Ａは、ディスタンスＤを調べ、ブロック拳アクセス可能
の場合には後述するようにアドレス・パイプライン１７
−Ａ’に制御してブロック・アクセスｗ行い、ブロック
ｅアクセスが不可の場合には後述するようにアドレス・
パイプライン１７−Ａ、 １７−Ｂ、 １７−Ｃ，１７
−Ｄを制御してアドレス生成を行う。アドレス発生制御
部１３−Ｂは、命令制御部３からのベース・アドレスＢ
Ａ、ディスタンスＤ、ベクトル長ＶＬ、オペコードＯＰ
Ｃ及び起動信号を受取ったとき、ブロックアクセス可能
であるときに限って動作し、後述するようにアドレス・
パイプライン１７−Ｂ’Ｙ制御してブロック０アドレス
の生成を行う。 第６図はアドレス発生部の１実施例の構成を示すもので
ある。第６図において、１５−Ａと１５−Ｂは加算器、
１ｆｔ−Ａと１６−Ｂはアドレス変換回路、ＢＡＲＡと
ＢＡＲＢはベース・アドレス・レジスタ、ＤＲＡとＤＲ
Ｂはディスタンス・レジス４゜ＬＡＲＡとＬＡＲＤは論
理アドレス・レジスタ、 ＲＱＡとＲＱＢはリクエスト
・アドレス・レジスＪ、 ＲＱＱＡとＲＱＱＢはリクエ
スト・キュー・バッファ。 ＰＡとＰＢはボート、Ｇは入力ゲート、１７人ないし１
７Ｂはアドレス・パイプラインをそれぞれ示している。 ２１０ｊＦ器１５−Ａは、ベース９アドレス・レジスタ
ＢＡＲＡとディスタンス・レジスＪＤＲＡの内容に基づ
いて論理アドレスを生成するものである。 この論理アドレスは論理アドレス・レジスタＬＡＲＡに
セットされ、論理アドレス・レジスタＬＡ０ ＲＡの内容はアドレス変換回路１６−Ａによって実アド
レスに変換され、この実アドレスはリクエスト・アドレ
ス・レジスタＲＱＡＫセットされる。 リクエスト−アドレス・レジスタＲＱＡから出力される
リクエスト・アドレスはリクエスト・キュー−ハッ７ア
ＲＱＱＡに入力される。リクエスト・キュー・バッフ７
ＲＱＱＡから出力されるリクエスト・アドレスはボー）
ＰＡを介してプライオリテの部分から構成されている。 アドレス・バイブライン１７−Ｉｌｌ ７−Ｃ，１７−
Ｄは、１７−Ａと同様な構成を有している。 アドレス発生制御部１３−Ａは、ブロック・ア／ セｘ
Ｙ 行う場合、アドレス・パイプライン１７−ＡＶ制
御する。こＱ）場合、加算器１５−Ａは先ずベース−ア
ドレスＢＡ’２出力する。これはベース・アドレス−レ
ジスタＢＡＲＡにセットされる。 以下、ベースｅアドレス・レジスタＢＡＲＡ Ｋ ４
Ｄ１ 一アドレス・レジスタＢＡＲＡにセットされる。 アドレス発生制御部１３−Ａは、ブロック・アクセスが
不可の場合、アト１／ス・パイプライン１７−Ａ、 １
７−Ｂ、 １７−Ｃ，１７−Ｄを制御する。 加算器１５−Ａは先ずベース・アドレスＢＡ’に出カス
る。これはベース・アドレス・レジスタＢＡＲＡにセッ
トされる。以下、ベース・アドレス・ずベース−アドレ
スＢＡにＩＤを加算したものを出カスる。これはベース
−アドレス□レジスタＢＡＲＢにセットされる。以下、
ベース・アドレス。 レジスタＢＡＲＢに４Ｄを加算したものが出力され−こ
の値は再ヒベース・アドレス・レジスタＢＡＩＲＪＩに
セットされる。アドレス・パイプライン１７−Ｃの加算
器は最初にベース・アドレスＢＡに２Ｄを加算したもσ
）を出力し、アドレス・バイブライｙ１７−Ｄの加算器
は最初にベース・アドレスＢ２ Ａに３Ｄを力ｎ算したものを出力する。それ以後の処理
は、アドレス・パイプライン１７−Ａ、１７−Ｂと同じ
である。 第７図（イ）、（ロ）はアドレス発生制御部の要部の１
実施例構成を示す図である。第７図（イ）、（ロ）にお
いて、１８Ａないし２４Ａはレジスタ、１８Ｂないし２
４Ｂもレジスタ、２５Ａと２５Ｂは減算器、２６−Ａと
２６−Ｂはデコーダ、２７はデータネ連続検出回路、２
８−Ａと２８−Ｂは終了検出回路、２９ないし３４はＡ
ＮＤ回路、３５ないし３６及び４０はＯＲ回路、３７な
いし３９はＮＯＴ回路をそれぞれ示している。 先ず、第７図（イ］から説明する。レジスタ１８−人は
起動信号ＳＴＡを保持する。レジスタ１８−人の内容は
、レジスタ１９−Ａおよび２０−Ａを介してリフニス）
ＲＱとして主記憶制御装置２に送られる。レジスタ２３
−Ａは残りベクトル長を保持するものである。減算器２
５−Ａは、アドレス生成が行われる度にレジスタ２３−
Ａの内容から定数を減算する。残りベクトル長が零にな
ると、終了検出回路２８−ＡはＰｉＰＥＢＵＳＹ Ａ−
Ｐ番ＰＥ信号を論理「０」とする。レジス４２４−Ａは
オペコードＯＰＣを保持するものである。レジスタ２４
−Ａに保持されているオペコードはデコーダ２６−Ａに
よってデコードされ、デコード結果がレジスタ２１−Ａ
および２２−Ａ’（！−介して主記憶制御装置２に送ら
れる。Ｂ側の回路はＡ側の回路と同じである。データネ
連続検出回路２７は、ディスタンス・レジスタＤＲＡの
内容に基づいて。 否かｔ検出するものである。この回路２７は、データネ
連続（ブロック自アクセス不可）を検出したときには論
ｍｒｌＪ’＆出力し、データ連続【ブロック−アクセス
可能】のときには論理「０」を出力する。終了検出回路
２８−Ａが論理【１」な出力し且つデータネ連続検出回
路２７が論理「１」を出力している場合にはｐＬｐｇ
ＢＵＳＹ ｎ−ｐｔｐｇ信号は論理「ｌ」となり−また
、終了検出回路２８−Ｂが論理ｒｌＪを出力し且つデー
タネ連続検出回路２７が論理ｒＯＪを出力している場合
にはＰｊＰＥ ＢＵＳＹ Ｂ−ＰｉＰＥ信号は論理「１
」となる。データネ連続検出回路２７が論理「ｌ」を出
力しているときにはデコーダ２６−Ａのデコード結果が
レジス４２１−Ｈにセットされ、データネ連続検出回路
が論理ｒＯＪ＊出方しているときにハテコーダ２６−Ｂ
のデコード結果がレジスタ２１−Ｂにセットされる。レ
ジスタ２１−Ｂの内容はレジスＪ２２−ＢＹ介して主記
憶制御装置２に送られる。 命令処理部３からアクセス・パイプライン４−Ａ ヘノ
扁令発信はＰＬＰＥ ＥＵＳＹ Ａ−ＰｊＰＥ信号によ
り制御され、同様に命令処理部３からアクセス・パイプ
ライン４−Ｂへの命令発信はＰＩＰＥＢＵＳＹ Ｂ−Ｐ
ｉＰＢ信号によって制御される。ｐｉＰＥ ＢＵＳＹ
Ａ−ＰＺＰＥ信号が論理「１」のときにはアドレス発生
制御部１３−ＡがＢＵＳＹ状態であるようにし、同様Ｋ
ＰｉＰＥ ＢＵＳＹ Ｂ−ＰｉＰＥ信号が論理「１」の
ときにはアドレス発生制御部１３−ＢがＢＵ８Ｙ状態に
なるようにする。したがってデータが連続している場合
のアクセスについ５ ては、２番ＰＥ ＢＵＳＹ Ａ−ＰｉＰＥ信号およびｐ
ｉＰＥ ＢＵＳＹ Ｂ−ＰＩＰＥ信号は対応したアクセ
ス・パイプラインによって独立して生成され、データが
不連続の場合［はＰｔＰＥ ＢＵＯＹ Ａ−ＰｉＰＥ信
号およびｐｉｐＥ ＢＵＳＹ Ｂ−ＰＩＰＥ信号が共に
ｉ＃Ｕ［１」になり、命令処理部３からＱノアクセスｅ
パイプライン４−Ｂへの命令投入は禁止される。 ｖシｘｌｌ １８−Ａ内の起動信号ＳＴＡはレジス検出
が行われると、レジスタ１８−Ａはクリアされる。これ
と同時に、減算器２５−Ａによる減算処理およびレジス
タ２４−Ａによるオペコードの保持な停止し１次の命令
を投入できるようにする。 Ｂ側θ）回路についても同様な動作が行われる。 第７図１）はアドレス・パイプライン１７−Ａ。 １７−Ｂ、 １７−Ｃ１１７−Ｄのそれぞれの中和存在
する入力ゲート、ペース・アドレス・レジスタ及びディ
スタンスφレジスタなどを制御する部分である。第７閣
印の■の信号か論理「ｏ」のと６ きには、アドレス−パイプライン１７−Ｂはアドレス発
生制御部１３−Ｂにより制御され一アドレス・パイプラ
イン１７−Ａはアドレス発生制御部１３−Ａによっ°Ｃ
制御される。■の信号が１ａ埋「１」のときには、アド
レス・パイプライン１７−Ａ。 １７−ｆＬ １７−Ｃ，１７−Ｄは全てアトｉ／ス発生
制御部１３−Ａによって制御される。なお、制御信号を
生成する回路は、第７回部、―）には示されていない。 第８図は本発明の詳細な説明する図である。いま、下記
のようなベクトル命令列があったと仮足する。 ■ ＶＬＤ（デー４Ｉ連続） ■ ＶＬＤ（同 上 ） ■ ＶＬＤ（デーｌ不連続） ■ ＶＬＤｔデータ連続） ■ ＶＬＤ（同 上 ） なお、ＶＬＤはベクトル・ロード命令を表わしている。 ■Ｕ）命令乞実行するために必要なアドレスはアドレス
・パイプライン１７−Ａで作成され。 これと同時に■の命令を実行するために必要なアドレス
はアドレス・パイプライン１７−Ｂによって生成される
。■の命令を実行するためのアドレスの生成及び■の命
令を実行するためのアドレスの生成が両方とも終了した
後に、■の命令を実行するために必要なアドレスはアド
レス・パイプライン１７−Ａ、１７−Ｂ、１７−Ｃ，１
７−Ｄによって生成される。■の命令を実行するための
ア実行するために必要なアドレスがアドレス・パイプラ
イン１７−Ｈによって生成される。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、デー
タが不連続な場合のアクセスにおいてもハードウェア重
を増加させることなく且つスルーグツトを比較的おとす
ことなく、ベクトル・ロード命令やベクトル・ストア命
令などを実行することが出来る。
第１図は倍精度、単精度および固定小数点データのベク
トル・レジスタ上における格納形式を示す図％第２図は
ベクトル・データ処理装置の実行性能を向上させるため
の望ましいベクトル・データのロードの仕方を示す図、
第３図は本発明が適用されるベクトル・データ処理装置
の概要を示す図、第４図はアクセス・パイプラインの１
実施例の構成を示す図、第５図はアクセス・パイプライ
ンのアドレス部の１実施例の構成ン示す図、第６図はア
ドレス発生部の１実施例の構成を示す図。 第７図はアドレス発生制御部の要部の１実施例構成を示
す図、第８図は本発明の詳細な説明する図である。 １・・・主記憶装置、２・−・主記憶制御装置、３・・
・命令処理部、４−Ａと４−Ｂ・・・アクセス・パイプ
ライン、５・・・ベクトル・レジスタ％ ６・・・プラ
イオリティ制御回路、７・・・アドレス部、８・・・ア
ライン制御部、９・・・アライン回路、１０・・・ＥＣ
Ｃ回路、１１と１２・・・制御信号線、１３−Ａと１３
９ −Ｂ・・・アドレス発生制御部、１４と１４′・・・ア
ドレス発生部、ＢＡ・・・ペース・アドレス、Ｄ・・・
ディスタンス、ＶＬ・・・ベクトル長、ｏｐｃ・・・オ
ペコード、ＳＴＡ・・・アドレス発生制御部１３−Ａに
対する起動信号、ＳＴＢ・・・アドレス発生制御部１３
−Ｂに対する起動信号、１５−Ａと１５−Ｂ・・・加算
器、１６−Ａと１６−Ｂ・・・アドレス変換回路、ＢＡ
ＲＡとＢＡＲＢ・・・ベース・アドレス・レジｘ４．
ＤＲ）、とＤＲＢ・・・ディスタンス・Ｖ９ｘｉ、ＬＡ
ＲＡとＬＡＲＢ・・・論理アドレス・レジス４．ＲＱＡ
とＲＱＢ・・・リクエスト・アドレス・レジスタ、ＲＱ
ＱＡ とＲＱＱＢ・・・１１クエスト・キューｅバッフ
ァ、ＰＡ！：ＰＢ・・・ボート、Ｑ・・・入カゲー）、
１７−Ａないし１７−Ｂ・・・アドレス・パイプライン
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ０ 才１図 すＺ図
トル・レジスタ上における格納形式を示す図％第２図は
ベクトル・データ処理装置の実行性能を向上させるため
の望ましいベクトル・データのロードの仕方を示す図、
第３図は本発明が適用されるベクトル・データ処理装置
の概要を示す図、第４図はアクセス・パイプラインの１
実施例の構成を示す図、第５図はアクセス・パイプライ
ンのアドレス部の１実施例の構成ン示す図、第６図はア
ドレス発生部の１実施例の構成を示す図。 第７図はアドレス発生制御部の要部の１実施例構成を示
す図、第８図は本発明の詳細な説明する図である。 １・・・主記憶装置、２・−・主記憶制御装置、３・・
・命令処理部、４−Ａと４−Ｂ・・・アクセス・パイプ
ライン、５・・・ベクトル・レジスタ％ ６・・・プラ
イオリティ制御回路、７・・・アドレス部、８・・・ア
ライン制御部、９・・・アライン回路、１０・・・ＥＣ
Ｃ回路、１１と１２・・・制御信号線、１３−Ａと１３
９ −Ｂ・・・アドレス発生制御部、１４と１４′・・・ア
ドレス発生部、ＢＡ・・・ペース・アドレス、Ｄ・・・
ディスタンス、ＶＬ・・・ベクトル長、ｏｐｃ・・・オ
ペコード、ＳＴＡ・・・アドレス発生制御部１３−Ａに
対する起動信号、ＳＴＢ・・・アドレス発生制御部１３
−Ｂに対する起動信号、１５−Ａと１５−Ｂ・・・加算
器、１６−Ａと１６−Ｂ・・・アドレス変換回路、ＢＡ
ＲＡとＢＡＲＢ・・・ベース・アドレス・レジｘ４．
ＤＲ）、とＤＲＢ・・・ディスタンス・Ｖ９ｘｉ、ＬＡ
ＲＡとＬＡＲＢ・・・論理アドレス・レジス４．ＲＱＡ
とＲＱＢ・・・リクエスト・アドレス・レジスタ、ＲＱ
ＱＡ とＲＱＱＢ・・・１１クエスト・キューｅバッフ
ァ、ＰＡ！：ＰＢ・・・ボート、Ｑ・・・入カゲー）、
１７−Ａないし１７−Ｂ・・・アドレス・パイプライン
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 ０ 才１図 すＺ図
Claims (1)
- １つないし複数のデータ・バスとアドレス生成部とアド
レス自バスをもって主記憶装置とベクトルレジスタ間の
転送を行う独立に動作可能な複数個のアクセス・パイプ
ラインを有スルベクトル・データ処理装置において、主
記憶装置上のデータを参照する賜合参則するデータが連
続するアクセスにおいては、各アクセス・パイプライン
が独立にアドレス生成部およびアドレス・バスを管理し
て主記憶装置にアクセスを出し、データが不連続である
アクセスにおいては複数個のアクセス・パイプラインの
うちいずれか１つのアクセス・パイプラインがアドレス
生成部及びアドレス・バスを管理して主記憶装置をアク
セスするようにしたことを特徴とするベクトル・データ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18116283A JPS6073786A (ja) | 1983-09-29 | 1983-09-29 | ベクトル・デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18116283A JPS6073786A (ja) | 1983-09-29 | 1983-09-29 | ベクトル・デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073786A true JPS6073786A (ja) | 1985-04-25 |
Family
ID=16095968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18116283A Pending JPS6073786A (ja) | 1983-09-29 | 1983-09-29 | ベクトル・デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073786A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233470A (ja) * | 1986-10-09 | 1988-09-29 | Hitachi Ltd | データ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757370A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Access control system |
-
1983
- 1983-09-29 JP JP18116283A patent/JPS6073786A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5757370A (en) * | 1980-09-22 | 1982-04-06 | Fujitsu Ltd | Access control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63233470A (ja) * | 1986-10-09 | 1988-09-29 | Hitachi Ltd | データ処理装置 |
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