JPH0340422B2 - - Google Patents
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- JPH0340422B2 JPH0340422B2 JP60014768A JP1476885A JPH0340422B2 JP H0340422 B2 JPH0340422 B2 JP H0340422B2 JP 60014768 A JP60014768 A JP 60014768A JP 1476885 A JP1476885 A JP 1476885A JP H0340422 B2 JPH0340422 B2 JP H0340422B2
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- register
- operand
- address
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8061—Details on data memory access
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- Complex Calculations (AREA)
- Advance Control (AREA)
- Fax Reproducing Arrangements (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトルレジスタを持たない汎用計算
機システムに係り、特にリスト演算の高速化に最
適な計算機システムに関する。
機システムに係り、特にリスト演算の高速化に最
適な計算機システムに関する。
本発明で対象とする汎用計算機システムを第４
図に示す。第４図中、命令制御部１は、該計算機
システムで実行される命令の解読、演算部２や記
憶制御部３への動作指令、命令実行順序の制御等
を行う。演算部２は命令の実行を行う。記憶制御
部３は、主記憶装置４に対するデータの読み出し
（以下、フエツチと呼ぶことにする）、データの格
納（以下ストアと呼ぶことにする）を行う。主記
憶装置４はアドレスづけされた記憶媒体であり、
記憶制御部３の指令により、データの読出し、格
納を行う。以後、アドレスという時は、主記憶装
置４のアドレスを指すものとする。汎用レジスタ
群５は、番号づけされた複数のレジスタからな
り、使用するレジスタ番号は命令中に指定され
る。
図に示す。第４図中、命令制御部１は、該計算機
システムで実行される命令の解読、演算部２や記
憶制御部３への動作指令、命令実行順序の制御等
を行う。演算部２は命令の実行を行う。記憶制御
部３は、主記憶装置４に対するデータの読み出し
（以下、フエツチと呼ぶことにする）、データの格
納（以下ストアと呼ぶことにする）を行う。主記
憶装置４はアドレスづけされた記憶媒体であり、
記憶制御部３の指令により、データの読出し、格
納を行う。以後、アドレスという時は、主記憶装
置４のアドレスを指すものとする。汎用レジスタ
群５は、番号づけされた複数のレジスタからな
り、使用するレジスタ番号は命令中に指定され
る。
さて、第４図で示される汎用計算機でベクトル
演算を行う場合、通常、演算部２の中にベクトル
演算を高速に行う機構として内蔵アルイプロセツ
サ（IAP：Integrated Array Processor）を付
加する。このIAPについては、例えば、HITAC
Ｍ−180／200H／280H内蔵アレイプロセツサ解
説書（資料番号8080−２−041−20）に述べられ
ている。こゝで、IAPを使用する命令をIAP命令
（ベクトル命令）と呼ぶ。
演算を行う場合、通常、演算部２の中にベクトル
演算を高速に行う機構として内蔵アルイプロセツ
サ（IAP：Integrated Array Processor）を付
加する。このIAPについては、例えば、HITAC
Ｍ−180／200H／280H内蔵アレイプロセツサ解
説書（資料番号8080−２−041−20）に述べられ
ている。こゝで、IAPを使用する命令をIAP命令
（ベクトル命令）と呼ぶ。
IAP命令の形式を第５図に示す。命令の動作は
「Ｂフイールドに示された汎用レジスタの値＋Ｄ
フイールドの値」によつて指定される。R1フイ
ールドで示された汎用レジスタは、演算すべきベ
クトル要素の起点を示す初期カウントを格納す
る。R1＋１で示された汎用レジスタは、演算回
数に対応するベクトル長を格納する。R3フイー
ルドで示された汎用レジスタは、OAV（Operand
Address Vector）の最初のバイトの主記憶アド
レスを与える。OAVは、ベクトルオペランドに
対するVDT（Vector Descriptor Table）のアド
レスを与える主記憶上のテーブルである。具体的
には、第５図に示すように、VDT2（第２オペラ
ンドのVDT）の先頭アドレス、VDT3（第３オペ
ランドのVDT）先頭アドレス、VDT1（第１オペ
ランドのVDT）の先頭アドレス、コントロール
ベクトル・アドレスから成る。
「Ｂフイールドに示された汎用レジスタの値＋Ｄ
フイールドの値」によつて指定される。R1フイ
ールドで示された汎用レジスタは、演算すべきベ
クトル要素の起点を示す初期カウントを格納す
る。R1＋１で示された汎用レジスタは、演算回
数に対応するベクトル長を格納する。R3フイー
ルドで示された汎用レジスタは、OAV（Operand
Address Vector）の最初のバイトの主記憶アド
レスを与える。OAVは、ベクトルオペランドに
対するVDT（Vector Descriptor Table）のアド
レスを与える主記憶上のテーブルである。具体的
には、第５図に示すように、VDT2（第２オペラ
ンドのVDT）の先頭アドレス、VDT3（第３オペ
ランドのVDT）先頭アドレス、VDT1（第１オペ
ランドのVDT）の先頭アドレス、コントロール
ベクトル・アドレスから成る。
VDTは、第６図に示す形成をしており、最左
端または最左端のベクトル要素アドレス（すなわ
ち演算の対象となる最初のベクトル要素のアドレ
ス）、フラグ、インクリメント値（ベクトル要素
間の間隔）から成る。
端または最左端のベクトル要素アドレス（すなわ
ち演算の対象となる最初のベクトル要素のアドレ
ス）、フラグ、インクリメント値（ベクトル要素
間の間隔）から成る。
コントロールベクトルは、０または１のビツト
列であり、第７図に示す形式をしている。コント
ロールベクトルの各々のビツトがオペレーシヨン
単位に対応する。つまり、左端のビツトが初期カ
ウント０に対応し、順次右へ１、２、…に対応す
る。コントロールベクトルの長さ（ｎ＋１）は、
R1フイールド中の数＋１で示された汎用レジス
タ示された数である。
列であり、第７図に示す形式をしている。コント
ロールベクトルの各々のビツトがオペレーシヨン
単位に対応する。つまり、左端のビツトが初期カ
ウント０に対応し、順次右へ１、２、…に対応す
る。コントロールベクトルの長さ（ｎ＋１）は、
R1フイールド中の数＋１で示された汎用レジス
タ示された数である。
IAP命令は、第２オペランドと第３オペランド
を演算して、第１オペランドに書き込む。演算の
種類は、前述の「Ｂフイールドに示された汎用レ
ジスタの値＋Ｄフイールドの値」によつて指定さ
れ、各オペランドベクトルのアドレスは前述の
VDTに示される。演算の最初のオペランドの位
置は、各オペランドの先端アドレスに、前述の
R1フイールドで示される初期カウントとVDT中
のインクリメント値の積を代数的に加算すること
によつて得られる。R1フイールドで示される汎
用レジスタの内容は、１組のベクトル要素に対す
る演算が終了するたびに１ずつ加算され、次の演
算は、各オペランドの先端アドレスに、この更新
されたR1レジスタ中の数とVDT中のインクリメ
ント値の積を代数的に加算したアドレスにあるオ
ペランドに対して行われる。そして、R1レジス
タの内容がR1＋１レジスタの内容と等しくなつ
た時、命令の実行は終了する。なお、コントロー
ルベクトルは、演算の実行の許可を行うものであ
る。
を演算して、第１オペランドに書き込む。演算の
種類は、前述の「Ｂフイールドに示された汎用レ
ジスタの値＋Ｄフイールドの値」によつて指定さ
れ、各オペランドベクトルのアドレスは前述の
VDTに示される。演算の最初のオペランドの位
置は、各オペランドの先端アドレスに、前述の
R1フイールドで示される初期カウントとVDT中
のインクリメント値の積を代数的に加算すること
によつて得られる。R1フイールドで示される汎
用レジスタの内容は、１組のベクトル要素に対す
る演算が終了するたびに１ずつ加算され、次の演
算は、各オペランドの先端アドレスに、この更新
されたR1レジスタ中の数とVDT中のインクリメ
ント値の積を代数的に加算したアドレスにあるオ
ペランドに対して行われる。そして、R1レジス
タの内容がR1＋１レジスタの内容と等しくなつ
た時、命令の実行は終了する。なお、コントロー
ルベクトルは、演算の実行の許可を行うものであ
る。
ところで、次のようなフオートラン文で表わさ
れるプログラムを考えてみる。
れるプログラムを考えてみる。
DO 10 Ｉ＝1100
Ａ（Ｉ）＝Ｂ（Ｃ（Ｉ））
10 CONTINUE
このプログラアムは、配列の引数が配列になつ
ている演算、すなわち、ベクトルの要素番号が別
のベクトルの要素となつている所謂リスト演算を
表わしている。
ている演算、すなわち、ベクトルの要素番号が別
のベクトルの要素となつている所謂リスト演算を
表わしている。
従来のIAPを付加した汎用計算機システムは、
このようなリスト演算をサーポートする構成とな
つていない。したがつて、上記リスト演算は、要
素を１個ずつ処理しなければならず（すなわち、
ベクトル要素を１個ずつロード命令、ストア命令
等を用いて処理する）、演算時間が長くかゝる欠
点があつた。
このようなリスト演算をサーポートする構成とな
つていない。したがつて、上記リスト演算は、要
素を１個ずつ処理しなければならず（すなわち、
ベクトル要素を１個ずつロード命令、ストア命令
等を用いて処理する）、演算時間が長くかゝる欠
点があつた。
本発明の目的は、リスト演算をベクトル演算と
して高速に実行する計算機システムを提供するこ
とにある。
して高速に実行する計算機システムを提供するこ
とにある。
〔発明の概要〕
科学技術計算プログラムには、しばしば、配列
の引数が別の配列の要素になつていることがあ
る。このケースは、ベクトルオペランドの要素番
号が、別のベクトルオペランドの要素となつてい
る所謂リスト演算と呼ばれる。本発明は、リスト
ベクトルというベクトルオペランドを用いたリス
ト演算命令を新設して、リスト演算をベクトル演
算として実行することを可能とするものである。
の引数が別の配列の要素になつていることがあ
る。このケースは、ベクトルオペランドの要素番
号が、別のベクトルオペランドの要素となつてい
る所謂リスト演算と呼ばれる。本発明は、リスト
ベクトルというベクトルオペランドを用いたリス
ト演算命令を新設して、リスト演算をベクトル演
算として実行することを可能とするものである。
はじめに、リストベクトルについて述べる。リ
ストベクトルは以下に示す働きをする。Ｊをある
整数とすると、通常のIAP命令のベクトルオペラ
ンドのＪ番目の要素のアドレスは、オペランド先
頭アドレスにインクリメント値を（Ｊ−１）倍し
た値を加えた値である（オペランド先頭アドレス
とインクリメント値はVDT中に示される）。これ
に対し、リストベクトルで指定されたベクトルオ
ペランドのＪ番目の要素のアドレスは、オペラン
ド先頭アドレスにリストベクトルのＪ番目の要素
を扱うデータに応じて、何倍かした値を加えた値
である。
ストベクトルは以下に示す働きをする。Ｊをある
整数とすると、通常のIAP命令のベクトルオペラ
ンドのＪ番目の要素のアドレスは、オペランド先
頭アドレスにインクリメント値を（Ｊ−１）倍し
た値を加えた値である（オペランド先頭アドレス
とインクリメント値はVDT中に示される）。これ
に対し、リストベクトルで指定されたベクトルオ
ペランドのＪ番目の要素のアドレスは、オペラン
ド先頭アドレスにリストベクトルのＪ番目の要素
を扱うデータに応じて、何倍かした値を加えた値
である。
リストベクトルを用いた命令として、VMSX
（Vector Move Source Indexed）命令と、
VMTX（Vector Move Target Indexed）命令
を設定し、それぞれ、以下に示す仕様とする。
（Vector Move Source Indexed）命令と、
VMTX（Vector Move Target Indexed）命令
を設定し、それぞれ、以下に示す仕様とする。
VMSX命令：第２オペランドがリストベクト
ルで指定され、第１オペランドはリストベクトル
を用いない。第２オペラントの各ベクトル要素が
対応する第１オペランド位置に格納される。
ルで指定され、第１オペランドはリストベクトル
を用いない。第２オペラントの各ベクトル要素が
対応する第１オペランド位置に格納される。
VMTX命令：第１オペランドがリストベクト
ルで指定され、第２オペランドはリストベクトル
を用いない。第２オペランドの各ベクトル要素が
対応する第１オペランド位置に格納される。
ルで指定され、第２オペランドはリストベクトル
を用いない。第２オペランドの各ベクトル要素が
対応する第１オペランド位置に格納される。
以下、VMSX命令を例にとつてリストベクト
ル命令の動作を説明する。
ル命令の動作を説明する。
第３図はVMSX命令のオペランド指定形式を
示す。OAVは、リストベクトルのVDTの先頭ア
ドレス、第２オペランドベクトルのVDTの先頭
アドレス、第１オペランドベクトルのVDTの先
頭アドレスから成る。リストベクトルのVDTは、
リストベクトル先頭アドレスとインキリメント値
から成る。
示す。OAVは、リストベクトルのVDTの先頭ア
ドレス、第２オペランドベクトルのVDTの先頭
アドレス、第１オペランドベクトルのVDTの先
頭アドレスから成る。リストベクトルのVDTは、
リストベクトル先頭アドレスとインキリメント値
から成る。
リストベクトルの最初のベクトル要素のアドレ
スは、リストベクトルのVDT中に示されたリス
トベクトル先頭アドレスに、R1フイールドで示
される初期カウントとリストベクトルのVD中の
インクリメント値の積を加えることによつて得ら
れる。このアドレスを使つて、リストベクトルの
最初のベクトル要素が得られる。
スは、リストベクトルのVDT中に示されたリス
トベクトル先頭アドレスに、R1フイールドで示
される初期カウントとリストベクトルのVD中の
インクリメント値の積を加えることによつて得ら
れる。このアドレスを使つて、リストベクトルの
最初のベクトル要素が得られる。
演算の最初の第２オペランドのベクトル要素の
アドレスは、第２オペランドのVDTに示された
第２オペランドの先頭アドレスに、前記のリスト
ベクトルの最初のベクトル要素の４倍（オペラン
ドが32ビツトデータの場合）、または８倍（オペ
ランドが64ビツトデータの場合）を加えた値であ
る。このアドレスを使つて第２オペランドの最初
のベクトル要素が求まる。
アドレスは、第２オペランドのVDTに示された
第２オペランドの先頭アドレスに、前記のリスト
ベクトルの最初のベクトル要素の４倍（オペラン
ドが32ビツトデータの場合）、または８倍（オペ
ランドが64ビツトデータの場合）を加えた値であ
る。このアドレスを使つて第２オペランドの最初
のベクトル要素が求まる。
第１オペランドのベクトル要素のアドレスの求
め方は、前述の通常のIAP命令の場合と同様であ
る。
め方は、前述の通常のIAP命令の場合と同様であ
る。
R1フイールドで示される汎用レジスタの内容
は、１組のベクトル要素に対する演算（この場合
は、第２オペランド要素を、第１オペランドアド
レスに格納する処理）がん終了するたびに１ずつ
加算される。次の演算に用いる第２オペランド要
素は、リストベクトル先頭アドレスに、この更新
されたR1レジスタ中の数とVDT中のインクリメ
ント値の積を代数的に加算されることによつて得
られるアドレスにあるリストベクトル要素を用い
て指定される。この指定のしかたは、前述と同様
で、第２オペランドの先端アドレスに、前記リス
トベクトル要素の４倍または８倍を加えることで
ある。
は、１組のベクトル要素に対する演算（この場合
は、第２オペランド要素を、第１オペランドアド
レスに格納する処理）がん終了するたびに１ずつ
加算される。次の演算に用いる第２オペランド要
素は、リストベクトル先頭アドレスに、この更新
されたR1レジスタ中の数とVDT中のインクリメ
ント値の積を代数的に加算されることによつて得
られるアドレスにあるリストベクトル要素を用い
て指定される。この指定のしかたは、前述と同様
で、第２オペランドの先端アドレスに、前記リス
トベクトル要素の４倍または８倍を加えることで
ある。
R1レジスタの内容がR1＋１レジスタの内容と
等しくなつた時、命令の実行は終了する。
等しくなつた時、命令の実行は終了する。
VMTX命令は第１オペランドがリストベクト
ルで指定され、第２オペランドがリストベクトル
を用いないことを除いて、以上説明したVMSX
命令と同じである。
ルで指定され、第２オペランドがリストベクトル
を用いないことを除いて、以上説明したVMSX
命令と同じである。
以下、本発明の一実施例を第１図および第２図
により説明する。
により説明する。
第１図は第４図の演算部２に係わる。第１図に
おいて、１０，１３はフエツチアドレスレジスタ
であり、フエツチするデータのアドレスがセツト
される。フエツチアドレスレジスタ１０，１３に
セツトされたアドレスは、それぞれフエツチアド
レス線１７，１８を通して記憶制御部３に送ら
れ、そのアドレスにおける主記憶装置４中のデー
タが読みだされる。フエツチアドレスレジスタ２
１は、主記憶装置４から読み出されたデータをフ
エツチデータ線１９を通して格納する。シフタ２
２は、レジスタ２１にセツトされたデータを、シ
フトカウントレジスタ３１にセツトされた値だけ
左または右にシフトする。レジスタ３０は、この
シフトされたデータを格納する。２６はストアア
ドレスレジスタであり、ストアするデータのアド
レスがセツトされる。ストア動作は、記憶制御部
３がストアデータレジスタ２３中のデータをセト
アデータ線２４を通して入手し、同じくストアア
ドレス線２９を通して入手するストアアドレスレ
ジスタ２６中の主記憶装置アドレスなストアする
ことによつて行われる。
おいて、１０，１３はフエツチアドレスレジスタ
であり、フエツチするデータのアドレスがセツト
される。フエツチアドレスレジスタ１０，１３に
セツトされたアドレスは、それぞれフエツチアド
レス線１７，１８を通して記憶制御部３に送ら
れ、そのアドレスにおける主記憶装置４中のデー
タが読みだされる。フエツチアドレスレジスタ２
１は、主記憶装置４から読み出されたデータをフ
エツチデータ線１９を通して格納する。シフタ２
２は、レジスタ２１にセツトされたデータを、シ
フトカウントレジスタ３１にセツトされた値だけ
左または右にシフトする。レジスタ３０は、この
シフトされたデータを格納する。２６はストアア
ドレスレジスタであり、ストアするデータのアド
レスがセツトされる。ストア動作は、記憶制御部
３がストアデータレジスタ２３中のデータをセト
アデータ線２４を通して入手し、同じくストアア
ドレス線２９を通して入手するストアアドレスレ
ジスタ２６中の主記憶装置アドレスなストアする
ことによつて行われる。
本発明の特徴は、以上の構成にインクリメント
レジスタ１１，１５，２７、初期アドレスレジス
タ１４、アドレス加算器１２，１６，２８、デー
タ線２５を付け加えたことになる。
レジスタ１１，１５，２７、初期アドレスレジス
タ１４、アドレス加算器１２，１６，２８、デー
タ線２５を付け加えたことになる。
インクリメントレジスタ１１には、リストベク
トルのインクリメント値（第３図中のリストの
VDT中に示されている）が格納される。初期ア
ドレスレジスタ１４には、第２オペランドの先頭
アドレス（第３図中の第２オペランドのVDT中
に示されている）が格納される。インクリメント
レジスタ１５には、レジスタ３０の値がセツトさ
れる。インクリメントレジスタ２７には、第１オ
ペランドベクトルのインクリメント値（第１オペ
ランドのVDT中にある）がセツトされる。アド
レス加算器１２は、フエツチアドレスレジスタ１
０とインクリメントレジスタ１１の値を加え、フ
エツチアドレスレジスタ１０に再格納する。アド
レス加算器１６は、初期アドレスレジスタ１４と
インクリメントレジスタ１５の値を加え、フエツ
チアドレスレジスタ１３に格納する。アドレス加
算器２８は、ストアアドレスレジスタ２６とイン
クリメントレジスタ２７の値を加え、ストアアド
レスレジスタ２６に再格納する。以後、VMSX
命令の動作を例にとつて説明する。
トルのインクリメント値（第３図中のリストの
VDT中に示されている）が格納される。初期ア
ドレスレジスタ１４には、第２オペランドの先頭
アドレス（第３図中の第２オペランドのVDT中
に示されている）が格納される。インクリメント
レジスタ１５には、レジスタ３０の値がセツトさ
れる。インクリメントレジスタ２７には、第１オ
ペランドベクトルのインクリメント値（第１オペ
ランドのVDT中にある）がセツトされる。アド
レス加算器１２は、フエツチアドレスレジスタ１
０とインクリメントレジスタ１１の値を加え、フ
エツチアドレスレジスタ１０に再格納する。アド
レス加算器１６は、初期アドレスレジスタ１４と
インクリメントレジスタ１５の値を加え、フエツ
チアドレスレジスタ１３に格納する。アドレス加
算器２８は、ストアアドレスレジスタ２６とイン
クリメントレジスタ２７の値を加え、ストアアド
レスレジスタ２６に再格納する。以後、VMSX
命令の動作を例にとつて説明する。
本発明に係わる演算部２は、マイクロプログラ
ムで制御されるとする。VMSX命令のマイクロ
プログラムを第２図に示す。該マイクロプログラ
ムの実施に先立つて、命令制御部１は、フエツチ
アドレスレジスタ１０にリストベクトルの先頭ア
ドレス（第３図中のリストベクトルのVDT中に
示してある）を、インクリメントレジスタ１１に
リストベクトルのインクリメント値を、初期アド
レスレジスタ１４に第２オペランドの先頭アドレ
スを、ストアアドレスレジスタ２６に第１オペラ
ンドの先頭アドレス（第１オペランドのVDT中
にある）を、インクリメントレジスタ２７に第１
オペランドベクトルのインクリメント値を、シフ
トカウントレジスタ３１、オペランドデータが32
ビツトデータの場合は４、オペランドデータが64
ビツトデータの場合は８をそれぞれセツトしてお
く。これが前処理である。以下、第２図に従つて
説明する。
ムで制御されるとする。VMSX命令のマイクロ
プログラムを第２図に示す。該マイクロプログラ
ムの実施に先立つて、命令制御部１は、フエツチ
アドレスレジスタ１０にリストベクトルの先頭ア
ドレス（第３図中のリストベクトルのVDT中に
示してある）を、インクリメントレジスタ１１に
リストベクトルのインクリメント値を、初期アド
レスレジスタ１４に第２オペランドの先頭アドレ
スを、ストアアドレスレジスタ２６に第１オペラ
ンドの先頭アドレス（第１オペランドのVDT中
にある）を、インクリメントレジスタ２７に第１
オペランドベクトルのインクリメント値を、シフ
トカウントレジスタ３１、オペランドデータが32
ビツトデータの場合は４、オペランドデータが64
ビツトデータの場合は８をそれぞれセツトしてお
く。これが前処理である。以下、第２図に従つて
説明する。
マイクロプログラムのステツプで、フエツチ
レジスタ１０の値をアドレスとして、主記憶装置
４からデータを読み出す。この読み出されたデー
タがリストベクトルの最初の要素である。また、
「１要素処理した」ということで、R1レジスタ
（初期カウントがはいつている）に１を加える。
レジスタ１０の値をアドレスとして、主記憶装置
４からデータを読み出す。この読み出されたデー
タがリストベクトルの最初の要素である。また、
「１要素処理した」ということで、R1レジスタ
（初期カウントがはいつている）に１を加える。
ステツプでは、ステツプで読み出されたリ
ストベクトルの最初の要素がフエツチデータ線１
９上に乗るので、該データをフエツチデータ２１
にセツトする。また、リストベクトルの次の要素
のアドレスを求めることを、ストアアドレスレジ
スタ１０にインクリメントレジスタ１１の値を加
えることによつて行う。
ストベクトルの最初の要素がフエツチデータ線１
９上に乗るので、該データをフエツチデータ２１
にセツトする。また、リストベクトルの次の要素
のアドレスを求めることを、ストアアドレスレジ
スタ１０にインクリメントレジスタ１１の値を加
えることによつて行う。
ステツプでは、フエツチデータレジスタ２１
に格納されているリストベクトルの最初の要素
を、シフトカウントレジスタ３１に示す数だけシ
フタ２２で左シフトして、レジスタ３０にセツト
する。
に格納されているリストベクトルの最初の要素
を、シフトカウントレジスタ３１に示す数だけシ
フタ２２で左シフトして、レジスタ３０にセツト
する。
ステツプでは、レジスタ３０の値、すなわ
ち、リストベクトルの最初の値をシフトした値
を、インクリメントレジスタ１５にセツトする。
ち、リストベクトルの最初の値をシフトした値
を、インクリメントレジスタ１５にセツトする。
ステツプでは、初期アドレスレジスタ１４に
格納されている第２オペランド先頭アドレスに、
インクリメントレジスタ１５に格納されているリ
ストベクトルの最初の要素のシフト結果を加え
て、フエツチアドレスレジスタ１３にセツトす
る。このレジスタ１３にセツトされた値が第２オ
ペランドの最初の要素のアドレスである。
格納されている第２オペランド先頭アドレスに、
インクリメントレジスタ１５に格納されているリ
ストベクトルの最初の要素のシフト結果を加え
て、フエツチアドレスレジスタ１３にセツトす
る。このレジスタ１３にセツトされた値が第２オ
ペランドの最初の要素のアドレスである。
ステツプでは、フエツチアドレスレジスタ１
３の示すアドレスで、主記憶装置４からデータを
読み出す。このデータが、第２オペランドの最初
の要素である。
３の示すアドレスで、主記憶装置４からデータを
読み出す。このデータが、第２オペランドの最初
の要素である。
ステツプでは、この読み出された第２オペラ
ンドの最初の要素を、ストアデータレジスタ２３
にセツトする。
ンドの最初の要素を、ストアデータレジスタ２３
にセツトする。
ステツプでは、主記憶装置４中の、ストアア
ドレスレジスタ２６で示す第１オペランド先頭ア
ドレスに、ストアデータレジスタ２３に格納され
ている第２オペランドの最初の要素をストアす
る。これによつて、VSMX命令の要素が処理さ
れたことになる。また、第１オペランドの次の要
素のアドレスを求めることを、ストアアドレスレ
ジスタ２６に格納されている第１オペランド先頭
アドレスと、インクリメントレジスタ２７に格納
されている第１オペランドのインクリメント値を
加算して、ストアアドレスレジスタ２６に再セツ
トすることによつて行う。
ドレスレジスタ２６で示す第１オペランド先頭ア
ドレスに、ストアデータレジスタ２３に格納され
ている第２オペランドの最初の要素をストアす
る。これによつて、VSMX命令の要素が処理さ
れたことになる。また、第１オペランドの次の要
素のアドレスを求めることを、ストアアドレスレ
ジスタ２６に格納されている第１オペランド先頭
アドレスと、インクリメントレジスタ２７に格納
されている第１オペランドのインクリメント値を
加算して、ストアアドレスレジスタ２６に再セツ
トすることによつて行う。
R1レジスタの値（最後に処理した要素の番号）
がR1＋１レジスタ２３の値（最終要素の番号）
に等しければ、演算終了とみなして、後処理へ行
く。等しくなければ、ステツプへ戻つて、次の
要素の処理を始める。後処理では、最後のステツ
プが実行された後に生じる割込みの受付けと
R1レジスタに“０”をセツトする動作が行われ
る。
がR1＋１レジスタ２３の値（最終要素の番号）
に等しければ、演算終了とみなして、後処理へ行
く。等しくなければ、ステツプへ戻つて、次の
要素の処理を始める。後処理では、最後のステツ
プが実行された後に生じる割込みの受付けと
R1レジスタに“０”をセツトする動作が行われ
る。
以上の操作によつて、VMSX命令の実行がさ
れる。VSMX命令も、ほゞ同様の操作で実行さ
れる。
れる。VSMX命令も、ほゞ同様の操作で実行さ
れる。
本発明によれば、汎用計算機システムにおい
て、リスト演算をベクトル演算として実行できる
ので、配列の引数が、別の配列の要素となつてい
るリスト演算を含むプログラムの処理が高速化さ
れる効果がある。
て、リスト演算をベクトル演算として実行できる
ので、配列の引数が、別の配列の要素となつてい
るリスト演算を含むプログラムの処理が高速化さ
れる効果がある。
第１図は本発明の一実施例の構成図、第２図は
第１図の動作を説明するためのフロー図、第３図
は本発明で新設したVMSX命令の形式を示す図、
第４図は本発明で対象とする計算機システムの全
体構成図、第５図はIAP命令の形式を示す図、第
６図は第５図のVDTの形式を示す図、第７図は
第５図中のコントロールベクトルの形式を示す図
である。 １……命令制御部、２……演算部、３……記憶
制御部、、……主記憶装置、５……汎用レジスタ
群、１０，１３……フエツチアドレスレジスタ、
１１，１５，２７……インクリメントレジスタ、
１２，１６，２８……アドレス加算器、１４……
初期アドレスレジスタ、２１……フエツチデータ
レジスタ、２……シフタ、２３……ストアデータ
レジスタ、２６……ストアアドレスレジスタ、３
０……レジスタ、３１……シフトカウントレジス
タ。
第１図の動作を説明するためのフロー図、第３図
は本発明で新設したVMSX命令の形式を示す図、
第４図は本発明で対象とする計算機システムの全
体構成図、第５図はIAP命令の形式を示す図、第
６図は第５図のVDTの形式を示す図、第７図は
第５図中のコントロールベクトルの形式を示す図
である。 １……命令制御部、２……演算部、３……記憶
制御部、、……主記憶装置、５……汎用レジスタ
群、１０，１３……フエツチアドレスレジスタ、
１１，１５，２７……インクリメントレジスタ、
１２，１６，２８……アドレス加算器、１４……
初期アドレスレジスタ、２１……フエツチデータ
レジスタ、２……シフタ、２３……ストアデータ
レジスタ、２６……ストアアドレスレジスタ、３
０……レジスタ、３１……シフトカウントレジス
タ。
Claims (1)
- １ ベクトルレジスタを持たない汎用計算機シス
テムにおいて、ベクトルオペランドの要素番号が
別のベクトルオペランドの要素で表わされるよう
なベクトルに関する演算（以下、リスト演算とい
う）を行うため、リストベクトルのインクリメン
ト値を格納するレジスタと、第２オペランドベク
トルのインクリメント値を格納するレジスタと、
第２オペランドベクトルの初期アドレスを格納す
るレジスタと、第１オペランドベクトルのインク
リメント値を格納するレジスタと、フエツチデー
タアドレスに前記リストベクトルインクリメント
レジスタの値を加える手段と、フエツチデータア
ドレスに前記第２オペランドベクトルインクメン
トレジスタの値を加える手段と、ストアデータア
ドレスに前記第１オペランドインクリメントレジ
スタの値を加える手段と、記憶装置から読み出さ
れたデータをビツトシフトした値を前記第２オペ
ランドインクリメントレジスタに格納する手段と
を設け、リストベクトルアドレスに順次、前記リ
ストベクトルインクリメントレジスタの値を加え
たアドレスで、記憶装置からリストベクトル要素
を読み出し、該要素をビツトシフトした値を前記
第２オペランドインクリメントレジスタに格納
し、該レジスタの内容を前記第２オペランド初期
アドレスレジスタに加えた値をアドレスとして、
記憶装置から第２オペランドベクトル要素を読み
出し、該要素を第１オペランドアドレスに順次、
前記第１オペランドベクトルインクリメントレジ
スタの値を加えたアドレスで示される記憶位置に
格納することを特徴とする計算機システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014768A JPS61173345A (ja) | 1985-01-29 | 1985-01-29 | 計算機システム |
| US06/823,531 US4812974A (en) | 1985-01-29 | 1986-01-29 | Data processing apparatus for processing list vector instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014768A JPS61173345A (ja) | 1985-01-29 | 1985-01-29 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173345A JPS61173345A (ja) | 1986-08-05 |
| JPH0340422B2 true JPH0340422B2 (ja) | 1991-06-18 |
Family
ID=11870242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014768A Granted JPS61173345A (ja) | 1985-01-29 | 1985-01-29 | 計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4812974A (ja) |
| JP (1) | JPS61173345A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438669A (en) * | 1991-11-20 | 1995-08-01 | Hitachi, Ltd. | Data processor with improved loop handling utilizing improved register allocation |
| US5727229A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Method and apparatus for moving data in a parallel processor |
| US6282634B1 (en) | 1998-05-27 | 2001-08-28 | Arm Limited | Apparatus and method for processing data having a mixed vector/scalar register file |
| GB2338094B (en) * | 1998-05-27 | 2003-05-28 | Advanced Risc Mach Ltd | Vector register addressing |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148937A (en) * | 1974-10-25 | 1976-04-27 | Fujitsu Ltd | Kiokusochi niokeru junjoseigyohoshiki |
| JPS5852265B2 (ja) * | 1977-01-12 | 1983-11-21 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| US4541046A (en) * | 1981-03-25 | 1985-09-10 | Hitachi, Ltd. | Data processing system including scalar data processor and vector data processor |
| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| US4594682A (en) * | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
| JPS59128670A (ja) * | 1983-01-12 | 1984-07-24 | Hitachi Ltd | ベクトル処理装置 |
| JPS60134974A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | ベクトル処理装置 |
-
1985
- 1985-01-29 JP JP60014768A patent/JPS61173345A/ja active Granted
-
1986
- 1986-01-29 US US06/823,531 patent/US4812974A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4812974A (en) | 1989-03-14 |
| JPS61173345A (ja) | 1986-08-05 |
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