JPS6074032A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS6074032A JPS6074032A JP58182049A JP18204983A JPS6074032A JP S6074032 A JPS6074032 A JP S6074032A JP 58182049 A JP58182049 A JP 58182049A JP 18204983 A JP18204983 A JP 18204983A JP S6074032 A JPS6074032 A JP S6074032A
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- JP
- Japan
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- control
- branch
- memories
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は、複数個の制御メモリを有するマイクロプログ
ラム制御のデータ処理装置において、複数個の制御メモ
リの出力を、多数決論理で取り出すか、いずれが一つを
選択して取り出すがを使い分ける制御方式に関する。
ラム制御のデータ処理装置において、複数個の制御メモ
リの出力を、多数決論理で取り出すか、いずれが一つを
選択して取り出すがを使い分ける制御方式に関する。
伸Ｊ 技術の背景
最近のデータ処理装置は、半導体技術の著しい進歩に伴
うメモリの低価格化動向と、その制御方法の柔軟性を期
待して、マイクロプログラムによる制御方式を採る方向
にある。
うメモリの低価格化動向と、その制御方法の柔軟性を期
待して、マイクロプログラムによる制御方式を採る方向
にある。
然しなから、マイクロプログラム制御のデータ処理装置
の制御メモリ部の動作を、細かく分析してみると、一つ
のマクロ命令の実行を、複数の制御語を実行することに
より行っている。
の制御メモリ部の動作を、細かく分析してみると、一つ
のマクロ命令の実行を、複数の制御語を実行することに
より行っている。
従って、読み出した制御語或いば関連１１旧洛にコーラ
−が発生しても、マクロ命令の種類によっては、ある制
御語の実行迄に発生したエラーについては、ハードウェ
アによる命令リトライによって、システムダウンを回避
できるが、上記ある制御語（ｔｉｌｌち、ソースデータ
を変更している１１１１）ｆｆｆｌｌ ａｎ ） ＋２
Ｒ’（発生したエラーについては、リトライが不可能
となるケースがあり、データ処理装置をダウンさυる危
険がある。
−が発生しても、マクロ命令の種類によっては、ある制
御語の実行迄に発生したエラーについては、ハードウェ
アによる命令リトライによって、システムダウンを回避
できるが、上記ある制御語（ｔｉｌｌち、ソースデータ
を変更している１１１１）ｆｆｆｌｌ ａｎ ） ＋２
Ｒ’（発生したエラーについては、リトライが不可能
となるケースがあり、データ処理装置をダウンさυる危
険がある。
マイクロプログラム制御のデータ処理装置において、制
御語レベルで見て、上記マクロ命令のり；−ライを不可
能にする問題前、経済的に、且つ処理能力を低下させる
ことなく回避する方式が望まれていた。
御語レベルで見て、上記マクロ命令のり；−ライを不可
能にする問題前、経済的に、且つ処理能力を低下させる
ことなく回避する方式が望まれていた。
尚、前記の制御語自身のエラーについては、例えばサー
ビスプロセソザーが初期マイクロプログラムローディン
グ用として、総ての制御語を保持しているので、訂正書
き込みの方法は問題ではなく、問題はマクロ命令レベル
でのりトライを不可能にする制御語にエラーが発生した
場合の対策をどうするかにあり、本発明はこの問題を、
誤り訂正符号論理機構（ＥＣＣ）を使用しないで、且つ
余りハードウェアを増加させることなく回避しようとす
るものである。
ビスプロセソザーが初期マイクロプログラムローディン
グ用として、総ての制御語を保持しているので、訂正書
き込みの方法は問題ではなく、問題はマクロ命令レベル
でのりトライを不可能にする制御語にエラーが発生した
場合の対策をどうするかにあり、本発明はこの問題を、
誤り訂正符号論理機構（ＥＣＣ）を使用しないで、且つ
余りハードウェアを増加させることなく回避しようとす
るものである。
（Ｃン 従来技術と問題点
従来、一般に採られてきたｆｆ１ｌＪ御語に対するエラ
ーチェックは誤り訂正符号論理ｔＪｌｌｔｌ （以下Ｅ
ＣＣという）で行っているが、データ処理装置の処理能
力を低下させない為に、ＥＣＣ１で修正する以前の制御
語（制御メモリから読み出された制御語そのもの）を用
いて被制御部を制御していた。
ーチェックは誤り訂正符号論理ｔＪｌｌｔｌ （以下Ｅ
ＣＣという）で行っているが、データ処理装置の処理能
力を低下させない為に、ＥＣＣ１で修正する以前の制御
語（制御メモリから読み出された制御語そのもの）を用
いて被制御部を制御していた。
従って、ＥＣＣエラーが検出された時には、１ｆｆｌ常
マクロ命令単位のりトライを行うようにしているが、あ
る種のマクロ命令については、ある制御語を実行した段
階においては、既にソースデータ（プログラム上から見
えるレジスタ、或いは主記憶のデータ）を変更してしま
っており、ハードウェアによる命令リトライが不可能と
なるケースがあり、命令りｌ・ライを用いないで、信頼
度を向−１ニさせる方法が必要であった。
マクロ命令単位のりトライを行うようにしているが、あ
る種のマクロ命令については、ある制御語を実行した段
階においては、既にソースデータ（プログラム上から見
えるレジスタ、或いは主記憶のデータ）を変更してしま
っており、ハードウェアによる命令リトライが不可能と
なるケースがあり、命令りｌ・ライを用いないで、信頼
度を向−１ニさせる方法が必要であった。
又、ＥＣＣで修正した後のデータを用いて被制御部を制
御するようにすると、読め出された制御語自身で、次の
マイクロプログラムアドレスを決定するようなマイクロ
プログラム制御機構においては、マシンサイクルを増大
させ、ｎ；７述の、Ｊ：）に処理能力を低下させる問題
があった。
御するようにすると、読め出された制御語自身で、次の
マイクロプログラムアドレスを決定するようなマイクロ
プログラム制御機構においては、マシンサイクルを増大
させ、ｎ；７述の、Ｊ：）に処理能力を低下させる問題
があった。
ｆｄ） 発明の目的
本発明は上記従来の欠点に鑑み、マイクロプログラム制
御のデータ処理装置において、複数個の制御メモリを設
け、その出力データを用いるのに、多数決論理機構とブ
ランチ機構とを使い分けることにより、全体として高速
で、且つ経済的に信頼度の向上が図れる方法を提供する
ことを目的とするものである。
御のデータ処理装置において、複数個の制御メモリを設
け、その出力データを用いるのに、多数決論理機構とブ
ランチ機構とを使い分けることにより、全体として高速
で、且つ経済的に信頼度の向上が図れる方法を提供する
ことを目的とするものである。
（ｅ） 発明の構成
そしてこの目的は、本発明によれば、複数個の制御メモ
リを有する、マイクロプログラム制御のデータ処理装置
において、制御語を記憶する制御メモリと、該制御メモ
リをアクセスするアドレスを保持するアドレスレジスタ
と、該複数個の制御メモリから同時に読み出される複数
の制御語のいずれかを選択する選択回路と、該選択回路
の出力を保持するデータレジスフとを有し、上記選択回
路は、第１のモードでは外部からの選択信号により、複
数の入力のいずれか１つを選択して出力し、第２のモー
ドでは複数の入力の内、一致したものを選択して出力す
る方法を提供することによって達成され、ある制御語を
実行した時エラーがあれば、リトライが不可能となるよ
うな制御語に対しては多数決論理によるチェックを行い
、その他の制御語に対しては高速ブランチを可能にする
ように制御されるので、ハードウェア量を余り増加させ
ることなく、信頼度の向上と処理能力の低下を抑える効
果がある。
リを有する、マイクロプログラム制御のデータ処理装置
において、制御語を記憶する制御メモリと、該制御メモ
リをアクセスするアドレスを保持するアドレスレジスタ
と、該複数個の制御メモリから同時に読み出される複数
の制御語のいずれかを選択する選択回路と、該選択回路
の出力を保持するデータレジスフとを有し、上記選択回
路は、第１のモードでは外部からの選択信号により、複
数の入力のいずれか１つを選択して出力し、第２のモー
ドでは複数の入力の内、一致したものを選択して出力す
る方法を提供することによって達成され、ある制御語を
実行した時エラーがあれば、リトライが不可能となるよ
うな制御語に対しては多数決論理によるチェックを行い
、その他の制御語に対しては高速ブランチを可能にする
ように制御されるので、ハードウェア量を余り増加させ
ることなく、信頼度の向上と処理能力の低下を抑える効
果がある。
（ｆｌ 発明の実施例
先ず、本発明の主旨を要約すると、本発明はある制御語
が実行された時エラーがあれば、命令のりトライが不可
能となるような制御語が限定されていることに着目して
、これらの制御語を処理する場合には、制御メモリに対
するアクセスを多数決モードとし、一つの制御語がエラ
ーになっ“（いても、システムとして影響がでないよう
にし、その他の制御語を処理する場合には、ブランチモ
ードとして、従来どおり高速なマイク１コブ１ノグラム
ブランチを可能にしようとするものである。
が実行された時エラーがあれば、命令のりトライが不可
能となるような制御語が限定されていることに着目して
、これらの制御語を処理する場合には、制御メモリに対
するアクセスを多数決モードとし、一つの制御語がエラ
ーになっ“（いても、システムとして影響がでないよう
にし、その他の制御語を処理する場合には、ブランチモ
ードとして、従来どおり高速なマイク１コブ１ノグラム
ブランチを可能にしようとするものである。
以下本発明の実施例を図面によってａ′ｒ述する。
第１図は本発明の詳細な説明する図であり、第２図は本
発明の一実施例をブロック図で示した図である。
発明の一実施例をブロック図で示した図である。
先ず、第１図によって、本発明の詳細な説明する。本図
はマイクロプログラム制御のデータ処理装置における処
理の流れを示したもので、■で示した段階でデータの読
み取りが行われ、■で示した段階で、該データに関する
演算処理が行われ、■で示した段階において、演算結果
を汎用レジスフ等へ格納する処理が行われ、それぞれの
段階で複数個の制御語が実行される。
はマイクロプログラム制御のデータ処理装置における処
理の流れを示したもので、■で示した段階でデータの読
み取りが行われ、■で示した段階で、該データに関する
演算処理が行われ、■で示した段階において、演算結果
を汎用レジスフ等へ格納する処理が行われ、それぞれの
段階で複数個の制御語が実行される。
従って、本発明に関連するマクロ命令のり１−ライを不
可能にする制御語の実行は、ソースデータの変更が行わ
れる可能性のある■の段階で実行される制御語に限定さ
れ、この段階で実行される制御語の読み出しに対しての
み、多数決論理で行うようにする。そして、■■の段階
で実行される制御語の読み出しに関しては、エラー検出
をパリティ−チェック程度で済まし、エラーが発生した
時は当該マクロ命令のりトライで、データ処理装置のダ
ウンを防止するように制御する。
可能にする制御語の実行は、ソースデータの変更が行わ
れる可能性のある■の段階で実行される制御語に限定さ
れ、この段階で実行される制御語の読み出しに対しての
み、多数決論理で行うようにする。そして、■■の段階
で実行される制御語の読み出しに関しては、エラー検出
をパリティ−チェック程度で済まし、エラーが発生した
時は当該マクロ命令のりトライで、データ処理装置のダ
ウンを防止するように制御する。
又、マイクロプログラムブランチは、演算結果のオーバ
フロー、全“０”検出等によって行われるので、■の段
階に限定させることができる。従って、少なくともこの
段階で実行される制御語の読み出しに関しては、ブラン
チモードで行うようにする。
フロー、全“０”検出等によって行われるので、■の段
階に限定させることができる。従って、少なくともこの
段階で実行される制御語の読み出しに関しては、ブラン
チモードで行うようにする。
然して、ブランチモードの読み出しは、複数個の制御メ
モリからの出力の１つを選択して読め出すように制御さ
れるので、所謂マイクロプログラムブランチの処理に限
定して使用する必要はなく、１つのマクロ命令の実行に
必要な制御語を複数個の制御メモリに分散して格納され
ている場合、それらの制御語を逐次読み出すのに、マイ
クロブＩコグラムアドレスの下位ビットを選択信号とす
ることにより、上記ブランチモードが一般の制御語の読
み出しにも使用できるので、結局■■の段階で実行され
る制御語の読み出しに関して、ブランチモードを使用す
れば良いことが理解される。
モリからの出力の１つを選択して読め出すように制御さ
れるので、所謂マイクロプログラムブランチの処理に限
定して使用する必要はなく、１つのマクロ命令の実行に
必要な制御語を複数個の制御メモリに分散して格納され
ている場合、それらの制御語を逐次読み出すのに、マイ
クロブＩコグラムアドレスの下位ビットを選択信号とす
ることにより、上記ブランチモードが一般の制御語の読
み出しにも使用できるので、結局■■の段階で実行され
る制御語の読み出しに関して、ブランチモードを使用す
れば良いことが理解される。
本発明は、上記各段階別の制御語を実行した結果、シス
テムに与える影響が異なることに着目して、最も効果的
なマイクロプログラム制御方式を提供しようとするもの
である。
テムに与える影響が異なることに着目して、最も効果的
なマイクロプログラム制御方式を提供しようとするもの
である。
制御メモリ系の信頼度を向上さセる為に、多数決論理機
構を採り入れ、且つ処理記能力を低下させない為に、高
速ブランチ機能を持たせようとすると、多数決論理を行
うのに３個の制御メモリを必要とし、これに高速のＮ分
岐機能を持たせようとすれば、結局３Ｎ個の制御メモリ
が必要となり、実用的でなくなることになる。
構を採り入れ、且つ処理記能力を低下させない為に、高
速ブランチ機能を持たせようとすると、多数決論理を行
うのに３個の制御メモリを必要とし、これに高速のＮ分
岐機能を持たせようとすれば、結局３Ｎ個の制御メモリ
が必要となり、実用的でなくなることになる。
本発明を実施しん場合には、多数決論理機構と高速ブラ
ンチ機構を、制御語によって使い分＆Ｊるように構成す
ることにより、上記と同じ機能を実現するのに、Ｎ個の
制御メモリがあれば良いわけである。
ンチ機構を、制御語によって使い分＆Ｊるように構成す
ることにより、上記と同じ機能を実現するのに、Ｎ個の
制御メモリがあれば良いわけである。
以下、第２図によって、本発明の詳細な説明する。図に
おいて、１はアドレスレジスタ（Ｃ５ＡＲ）、２は制御
メモリ （ＣＳ） 、 ３は論理積回路３１〜３８と論
理和回路３９とで構成される選択回路、４はデータレジ
スタ（Ｃ３ＤＲ）である。
おいて、１はアドレスレジスタ（Ｃ５ＡＲ）、２は制御
メモリ （ＣＳ） 、 ３は論理積回路３１〜３８と論
理和回路３９とで構成される選択回路、４はデータレジ
スタ（Ｃ３ＤＲ）である。
そして、本実施例においては、高速４分岐機能を実現す
る場合を考えて、制御メモリ （ＣＳ） ２は４個設け
ている。
る場合を考えて、制御メモリ （ＣＳ） ２は４個設け
ている。
先ず、制御メモリ （ＣＳ） ２をアクセスする為のア
ドレスがアドレスレジスタ（Ｃ５ＡＲ） １ に七ノド
され、制御メモリ （Ｃ’Ｓ） ２がアクセスされると
、＃１〜＃４迄の４個の制御メモリが同時にアクセスさ
れ、４個の制御語が出力される。
ドレスがアドレスレジスタ（Ｃ５ＡＲ） １ に七ノド
され、制御メモリ （Ｃ’Ｓ） ２がアクセスされると
、＃１〜＃４迄の４個の制御メモリが同時にアクセスさ
れ、４個の制御語が出力される。
上記４個の制御語を、２つのモード信号（即ち、多数決
モード信号とブランチモード信号）と、ブランチ選択信
号とで選択して、いずれか１つ（イＵし、多数決モード
の時↓よ、例えばいずれか２個の制御メモリから出力さ
れた制御語で、一致した制御語）を取り出すように制御
される。
モード信号とブランチモード信号）と、ブランチ選択信
号とで選択して、いずれか１つ（イＵし、多数決モード
の時↓よ、例えばいずれか２個の制御メモリから出力さ
れた制御語で、一致した制御語）を取り出すように制御
される。
今、ブランチモードの場合について見ると、例えばブラ
ンチモード信号がオンとなり、ブランチ選択信号ａがオ
ンになった場合は、図からあきらかな如く、論理積回路
３１がゲートされ、＃１の制御メモリ（ＣＳ） ２の出
力が選択され、論理和ｐ１路３９う通して、データレジ
スタ（Ｃ３Ｉ］Ｒ） ４に七ノ１される。この制御語が
分岐先の制御語であると、高速ブランチが行われたこと
になる。この高速ゾランチの制御を受ける制御語が、第
１図の■■の段階で読み出される制御語である。
ンチモード信号がオンとなり、ブランチ選択信号ａがオ
ンになった場合は、図からあきらかな如く、論理積回路
３１がゲートされ、＃１の制御メモリ（ＣＳ） ２の出
力が選択され、論理和ｐ１路３９う通して、データレジ
スタ（Ｃ３Ｉ］Ｒ） ４に七ノ１される。この制御語が
分岐先の制御語であると、高速ブランチが行われたこと
になる。この高速ゾランチの制御を受ける制御語が、第
１図の■■の段階で読み出される制御語である。
又、多数決モードの場合は、多数決モード信号がオンと
なっているので、該信号によって論理積回路３２，３４
．３６．３８がゲートされ、そのいずれかの論理積回路
に入力されている２つの制御メモリ （Ｃ３） ２の出
力で一致がとれた出力信号が選択されて、論理和回路３
９を通してデータレジスタ（Ｃ５ＤＩ？）４にセントさ
れる。
なっているので、該信号によって論理積回路３２，３４
．３６．３８がゲートされ、そのいずれかの論理積回路
に入力されている２つの制御メモリ （Ｃ３） ２の出
力で一致がとれた出力信号が選択されて、論理和回路３
９を通してデータレジスタ（Ｃ５ＤＩ？）４にセントさ
れる。
本実施例においては、３つの出力信号の内２つの出力信
号が一致すれば良いとする多数決論理で構成されている
ので、＃１〜＃３の制御メモリをアクセスして、＃３か
ら読み出された制御語が障害であっても、＃１と＃２の
制御メモリの出力が正常であると、論理積回路３２にお
いて一致出力が得られ、論理和回路３９を通してデータ
レジスタ（（：５ＤＲ） ４に該制御語がセットされ、
データ処理装置は正しく動作することができる。この多
数決論理の制御をうける制御語が、第１図の■の段階で
読み出される制御語である。
号が一致すれば良いとする多数決論理で構成されている
ので、＃１〜＃３の制御メモリをアクセスして、＃３か
ら読み出された制御語が障害であっても、＃１と＃２の
制御メモリの出力が正常であると、論理積回路３２にお
いて一致出力が得られ、論理和回路３９を通してデータ
レジスタ（（：５ＤＲ） ４に該制御語がセットされ、
データ処理装置は正しく動作することができる。この多
数決論理の制御をうける制御語が、第１図の■の段階で
読み出される制御語である。
ｔｇ） 発明の効果
以上、詳細に説明したように、本発明のマイクロプログ
ラム制御装置は、マクロ命令でのり１′ライを不可能に
するような制御語をアクセスする場合は、多数決モード
で行い、マクロ命令でのりトライが可能な制御語をアク
セスする場合は、ブランチモードとして、高速のマイク
ロプログラムブランチを可能にするように制御されるの
で、ハードウェア量を余り増加させることなく、信頼度
を向上させ、且つ処理能力の低下をさせない効果がある
。
ラム制御装置は、マクロ命令でのり１′ライを不可能に
するような制御語をアクセスする場合は、多数決モード
で行い、マクロ命令でのりトライが可能な制御語をアク
セスする場合は、ブランチモードとして、高速のマイク
ロプログラムブランチを可能にするように制御されるの
で、ハードウェア量を余り増加させることなく、信頼度
を向上させ、且つ処理能力の低下をさせない効果がある
。
第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例をブロック図で示した図である。 図面において、１はアドレスレジスタ（Ｃ５ＡＲ）、２
は制御メモリ（Ｃ３） 、 ３は選択回路、４はデータ
レジスタ（ＣＳＤＩｏｌをそれぞれ示す。 □、；−，身・−： ｒ、んΣ斗・で−ソ
一実施例をブロック図で示した図である。 図面において、１はアドレスレジスタ（Ｃ５ＡＲ）、２
は制御メモリ（Ｃ３） 、 ３は選択回路、４はデータ
レジスタ（ＣＳＤＩｏｌをそれぞれ示す。 □、；−，身・−： ｒ、んΣ斗・で−ソ
Claims (1)
- 複数個の制御メモリを有する、マイクロプログラム制御
のデータ処理装置において、制御語を記す、＃する制御
メモリと、該制御メモリをアクセスするアドレスを保持
するアドレスレジスタと、該複数個の制御メモリから同
時に読み出される複数の制御語のいずれかを選択する選
択回路と、該選択回路の出力を保持するデータレジスタ
とを有し、上記選択回路は、第１のモードでは外部から
の選択信号により、複数の入力のいずれか１つを選択し
て出力し、第２のモードでは複数の入力の内、一致した
ものを選択して出力することを特徴とするマイクロプロ
グラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182049A JPS6074032A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182049A JPS6074032A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074032A true JPS6074032A (ja) | 1985-04-26 |
| JPH0227688B2 JPH0227688B2 (ja) | 1990-06-19 |
Family
ID=16111440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182049A Granted JPS6074032A (ja) | 1983-09-30 | 1983-09-30 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102663A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | 制御記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4716045A (ja) * | 1971-01-25 | 1972-08-29 | ||
| JPS5370635A (en) * | 1976-12-06 | 1978-06-23 | Casio Comput Co Ltd | Information memory processor |
-
1983
- 1983-09-30 JP JP58182049A patent/JPS6074032A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4716045A (ja) * | 1971-01-25 | 1972-08-29 | ||
| JPS5370635A (en) * | 1976-12-06 | 1978-06-23 | Casio Comput Co Ltd | Information memory processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102663A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | 制御記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227688B2 (ja) | 1990-06-19 |
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