JPS6076159A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6076159A JPS6076159A JP58183835A JP18383583A JPS6076159A JP S6076159 A JPS6076159 A JP S6076159A JP 58183835 A JP58183835 A JP 58183835A JP 18383583 A JP18383583 A JP 18383583A JP S6076159 A JPS6076159 A JP S6076159A
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- biassed
- type
- power supply
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置に関し、特に、相補形ＭＯＳ集積
回路（ＩＸ下、ＣＭＯＳ ＩＣと称する）に寄生したバ
イポーラトランジスタによる難点を除去した半導体装置
における入力保護回路に関する。
回路（ＩＸ下、ＣＭＯＳ ＩＣと称する）に寄生したバ
イポーラトランジスタによる難点を除去した半導体装置
における入力保護回路に関する。
［先行技術の説明］
ＣＭＯＳ ＩＣにおいては、寄生バイポーラトランジス
タによって生じる難点いわゆるラッチアップが品質上の
大きな問題となっていた。
タによって生じる難点いわゆるラッチアップが品質上の
大きな問題となっていた。
第１図は従来のＣＭＯＳインバータ回路を示す回路図で
あり、第２図は第１図に示したＣＭＯＳインバータの断
面図であり、第３図はＣＭＯＳインバータにおける寄生
サイリスタの等価回路図である。
あり、第２図は第１図に示したＣＭＯＳインバータの断
面図であり、第３図はＣＭＯＳインバータにおける寄生
サイリスタの等価回路図である。
第１図において、インバータ回路はＰチャネル形ＭＯＳ
トランジスタＱ１と、Ｎチャネル形ＭＯＳトランジスタ
Ｑ２かうなり、トランジスタＱ１のソース電極は正電１
ｉ ｖｃｃに接続され、トランジスタＱ２のソース電極
は負電極ｙｓｓに接続されている。このようなＣＭＯＳ
インバータは第２図に示すごとくＰ型基板の表面ＩｙＬ
を高くしたツインウェル構造をなしている。すなわち、
基板はＰ型であり、Ｐチャネル領域はＮウェル内に形成
され、Ｎチャネル領域はＰウェル内に形成されている。
トランジスタＱ１と、Ｎチャネル形ＭＯＳトランジスタ
Ｑ２かうなり、トランジスタＱ１のソース電極は正電１
ｉ ｖｃｃに接続され、トランジスタＱ２のソース電極
は負電極ｙｓｓに接続されている。このようなＣＭＯＳ
インバータは第２図に示すごとくＰ型基板の表面ＩｙＬ
を高くしたツインウェル構造をなしている。すなわち、
基板はＰ型であり、Ｐチャネル領域はＮウェル内に形成
され、Ｎチャネル領域はＰウェル内に形成されている。
このようにツインウェル構造にしたことによって、Ｐ、
Ｎチャネルトランジスタの性能をバランス良くすること
ができる。
Ｎチャネルトランジスタの性能をバランス良くすること
ができる。
第２図に示したＣ ＭＯＳ ＩＣの断面構造において、
ＮウェルをベースとするＰＮＰトランジスタＴｒ１と、
ＰウェルをベースとするＮＰＮトランジスタＴｒ２が形
成され、第３図に等価回路で示したサイリスタ回路が寄
生的に構成される。
ＮウェルをベースとするＰＮＰトランジスタＴｒ１と、
ＰウェルをベースとするＮＰＮトランジスタＴｒ２が形
成され、第３図に等価回路で示したサイリスタ回路が寄
生的に構成される。
この場合、出力あるいは入力にパルス的な外部雑音が印
加されて、トランジスタＴｒ １．Ｔｒ ２のいずれか
一方がオンすると、正帰還によって他方のトランジスタ
もオンし、定常的な電流が正電源Ｖｃｃと負ＩＩ ＨＶ
５ａｌｌに流れる。この現象をいわゆるラッチアップ
と称し、外部雑音を取除いても電流が流れ続け、熱的破
壊を起こして信頼性低下の一原因となっていた。
加されて、トランジスタＴｒ １．Ｔｒ ２のいずれか
一方がオンすると、正帰還によって他方のトランジスタ
もオンし、定常的な電流が正電源Ｖｃｃと負ＩＩ ＨＶ
５ａｌｌに流れる。この現象をいわゆるラッチアップ
と称し、外部雑音を取除いても電流が流れ続け、熱的破
壊を起こして信頼性低下の一原因となっていた。
外部からの雑音の内容としては、入゛力端子に加わる過
電圧による電荷が基板に注入されることが主なものであ
る。したがって、入力部電荷注入を防ぐための回路を設
けることがラッチアップ防止のための有力な手段となる
。
電圧による電荷が基板に注入されることが主なものであ
る。したがって、入力部電荷注入を防ぐための回路を設
けることがラッチアップ防止のための有力な手段となる
。
［発明の概要］
そゆえに、この発明の主たる目的は、入力部において注
入された電荷が、装置内部に達してラッチアップを起こ
させるのを防止するために、電位を与えた電荷吸収領域
を設けた半導体装置を提供することである。
入された電荷が、装置内部に達してラッチアップを起こ
させるのを防止するために、電位を与えた電荷吸収領域
を設けた半導体装置を提供することである。
［発明の実施例］
第４図はこの発明の一実施例を示すＩＣ入力部の断面図
である。第４図において、ＩＣへの入力信号１はＰウェ
ル２内に設けられたＮ型領域３と、Ｎウェル４内に設け
られたＰ型領域５とによって基板に接し、ＩＣ内部に矢
印６の方向で入力される。Ｎ型領域３を含むＰウェル領
域２を取囲むように、正電１１Ｖｃｃにバイアスされた
Ｎウェル領域７が配置される。一方、Ｐ型領域５を中に
含むＮウェル領域４を取囲むように負電源Ｖｓｓにバイ
アスされたＰウェル領域８が配置される。このとき、入
力信号１が基板に接するＮ型領域３およびＰ型領域５は
通常のソースドレイン拡散で形成されるものであって、
その拡散深さはウェルの拡散深さに比べて十分に浅い。
である。第４図において、ＩＣへの入力信号１はＰウェ
ル２内に設けられたＮ型領域３と、Ｎウェル４内に設け
られたＰ型領域５とによって基板に接し、ＩＣ内部に矢
印６の方向で入力される。Ｎ型領域３を含むＰウェル領
域２を取囲むように、正電１１Ｖｃｃにバイアスされた
Ｎウェル領域７が配置される。一方、Ｐ型領域５を中に
含むＮウェル領域４を取囲むように負電源Ｖｓｓにバイ
アスされたＰウェル領域８が配置される。このとき、入
力信号１が基板に接するＮ型領域３およびＰ型領域５は
通常のソースドレイン拡散で形成されるものであって、
その拡散深さはウェルの拡散深さに比べて十分に浅い。
入力信号１として過大電圧が印加されたとき、それが負
電圧の場合、Ｎ型領域３から電子が基板に注入される。
電圧の場合、Ｎ型領域３から電子が基板に注入される。
このとき、Ｎ型領域βの深さに比べてヘラエル領域７の
深さが十分法いため、注入された電子が正電ｗ ｖ ｃ
ａにバイアスされたＮウェル領域７によって捕獲される
。また、入力信号１としてＪＥ雷電圧印加された場合、
Ｐ型領域５から正孔が注入されるが、この正孔は角筒＠
ｖｓｓにバイアスされたＰウェル領域８によって捕獲
される。
深さが十分法いため、注入された電子が正電ｗ ｖ ｃ
ａにバイアスされたＮウェル領域７によって捕獲される
。また、入力信号１としてＪＥ雷電圧印加された場合、
Ｐ型領域５から正孔が注入されるが、この正孔は角筒＠
ｖｓｓにバイアスされたＰウェル領域８によって捕獲
される。
このように注入された電子、正孔はそれぞれ正電源ＶＣ
ＯにバイアスされたＮウェル領域７および角筒＠ Ｖ
８８にバイアスされたＰウェル領域８によって吸収され
、ＩＣ内部に達しないためラッチアップ現象が抑制杢れ
る。
ＯにバイアスされたＮウェル領域７および角筒＠ Ｖ
８８にバイアスされたＰウェル領域８によって吸収され
、ＩＣ内部に達しないためラッチアップ現象が抑制杢れ
る。
［発明の効果］
以上のように、この発−によれば、−外部からの入力信
号が与えられる第２の導電形式を有する浅い拡散領域を
取囲むように第１の導電形式よりなり正電位にバイアス
された深い領域を配置したので、入力に加えられた過電
圧による電荷が正電位にバイアスされた領域によって吸
収されるため、ラッチアップを有効に防止することがで
きる。
号が与えられる第２の導電形式を有する浅い拡散領域を
取囲むように第１の導電形式よりなり正電位にバイアス
された深い領域を配置したので、入力に加えられた過電
圧による電荷が正電位にバイアスされた領域によって吸
収されるため、ラッチアップを有効に防止することがで
きる。
第１図は従来のＣＭ、ＯＳインバータの回路図である。
１２図は第１図に示したＣ ＭＯＳインバータの断面［
１３１図である。第３図はＣＭＯＳインバータにおける
寄生サイリスタの等価回路図である。第４図はこの発明
の一実施例の入力部の断面図である。 図において、１は入力信号、２．８はＰウェル領域、３
はＰウェル領域内のＮ型領域、４．７はＮウェル領域、
５はＮウェル領域内のＰ型鋼域を示す。 代理人 大 岩 増 雄 心４図
１３１図である。第３図はＣＭＯＳインバータにおける
寄生サイリスタの等価回路図である。第４図はこの発明
の一実施例の入力部の断面図である。 図において、１は入力信号、２．８はＰウェル領域、３
はＰウェル領域内のＮ型領域、４．７はＮウェル領域、
５はＮウェル領域内のＰ型鋼域を示す。 代理人 大 岩 増 雄 心４図
Claims (4)
- （１） 第１の導電形式の半導体基板、外部からの入力
信号が与えられる第２のｗｓＮ形式を有する浅い拡散領
域、および 前記第２の導電形式を有する浅い拡散領域を取囲む深い
第１の導電形式よりなり、正電位にバイアスされた領域
を含む、半導体装置。 - （２） さらに、外部からの入力信号が与えられる第１
のｓ３電形式を有する浅い拡散領域、前記浅い拡散領域
を含む深い第２の導電形式を有する領域、および 前記深い第２の等形式式を有する領域を取囲む負電位に
バイアスされた領域を含む、特許請求の範囲第１゛項記
載の半導体装置。 - （３） 前記半導体基板上に形成された回路は、相補形
ＭＯ３ｍ１回路である、特許請求の範囲第１項記載の半
導体装置。 - （４） 前記深い拡散領域はウェルである、特許請求の
範囲第１項または第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183835A JPS6076159A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183835A JPS6076159A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076159A true JPS6076159A (ja) | 1985-04-30 |
Family
ID=16142668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183835A Pending JPS6076159A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076159A (ja) |
-
1983
- 1983-09-30 JP JP58183835A patent/JPS6076159A/ja active Pending
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