JPS6077207A - 入出力ユニツト装置の試験方法 - Google Patents
入出力ユニツト装置の試験方法Info
- Publication number
- JPS6077207A JPS6077207A JP58188087A JP18808783A JPS6077207A JP S6077207 A JPS6077207 A JP S6077207A JP 58188087 A JP58188087 A JP 58188087A JP 18808783 A JP18808783 A JP 18808783A JP S6077207 A JPS6077207 A JP S6077207A
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- JP
- Japan
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- input
- output
- unit
- signal
- plant control
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B23/00—Testing or monitoring of control systems or parts thereof
- G05B23/02—Electric testing or monitoring
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、複数のプロセス制御に用いる入出カニニッ
ト装置の試験をプラント制御プロセッサを用いて簡単に
笑行できる入出カニニット装置の試験方法に関するもの
である。
ト装置の試験をプラント制御プロセッサを用いて簡単に
笑行できる入出カニニット装置の試験方法に関するもの
である。
第１図は従来のプロセス制御に用いる入出カニニット装
置の一例を示す構成ブロック図であり、１．１′はデー
タ線、２は出カニニットで、図示しないプラント制御プ
ロセッサからの制御データをプロセス側へ伝送するため
のものであり、３は入カニニットでプロセス側からのデ
ータを前記プラント制御プロセッサに入力するためのも
のである。
置の一例を示す構成ブロック図であり、１．１′はデー
タ線、２は出カニニットで、図示しないプラント制御プ
ロセッサからの制御データをプロセス側へ伝送するため
のものであり、３は入カニニットでプロセス側からのデ
ータを前記プラント制御プロセッサに入力するためのも
のである。
４〜７は出力端子でプロセス側のモータ、電磁バルブ等
の制御のために用いられる。８〜１１は入力端子でプロ
セス側に設けられた各油センサ等からの出力信号をプラ
ント制御プロセッサに入力するために用いられる。Ｃ８
〜Ｃ８はフリップフロップで全体でシフトレジスタを構
成している。そして、■端子に信号が入ると書込み、読
出しがなされる。以下、試験動作について図面を参照し
ながら説明する。
の制御のために用いられる。８〜１１は入力端子でプロ
セス側に設けられた各油センサ等からの出力信号をプラ
ント制御プロセッサに入力するために用いられる。Ｃ８
〜Ｃ８はフリップフロップで全体でシフトレジスタを構
成している。そして、■端子に信号が入ると書込み、読
出しがなされる。以下、試験動作について図面を参照し
ながら説明する。
出カニニット２の回路診断については、まず、データ線
１を介して任意のデータを出カニニット２に送り、スリ
ップフロップ０１〜Ｃ４の各出力端子４〜７にそれぞれ
対応した出力が得られるか否をそれぞれ別個に、例えは
オシ−スコープ等を用いて調べていた。また、入カニニ
ット３の回路診断については、入力端子８〜１１にそれ
ぞれスイッチを接続し、これらのスイッチをオン、オフ
させて”ｌ″、−１の信号を各７リツプフｐツブＣ５〜
Ｃ８に順次加え全体のシリアル出力をデータ線１′を介
してオシロスコープ等で観測し、各スイッチのＯＮ信号
に対応して出力信号が変化するかどウカをみて試験を行
っていた。このため、出カニニット２に送る任意のデー
タを作成したり、マニュアル操作で所要の配線を施す必
要があり、そのため回路デバッキング時間が大幅にかか
るとし・う欠点があった。
１を介して任意のデータを出カニニット２に送り、スリ
ップフロップ０１〜Ｃ４の各出力端子４〜７にそれぞれ
対応した出力が得られるか否をそれぞれ別個に、例えは
オシ−スコープ等を用いて調べていた。また、入カニニ
ット３の回路診断については、入力端子８〜１１にそれ
ぞれスイッチを接続し、これらのスイッチをオン、オフ
させて”ｌ″、−１の信号を各７リツプフｐツブＣ５〜
Ｃ８に順次加え全体のシリアル出力をデータ線１′を介
してオシロスコープ等で観測し、各スイッチのＯＮ信号
に対応して出力信号が変化するかどウカをみて試験を行
っていた。このため、出カニニット２に送る任意のデー
タを作成したり、マニュアル操作で所要の配線を施す必
要があり、そのため回路デバッキング時間が大幅にかか
るとし・う欠点があった。
〔発明の概要〕
この発明は、上記の点にかんがみなされたもので、出カ
ニニットの出力端子と入カニニットの入力端子を一対一
に対応するように接続し、プラント制御プロセッサを用
いて出カニニットの入力端子に診断信号を加え、入カニ
ニットの入力端子に帰還信号をプラント制御プロセッサ
にフィードバックして回路のデバッグを連続的、かつ、
短時間に実行する入出カニニット装置の試験方法を提供
するものである。以下、この発明について説明する。
ニニットの出力端子と入カニニットの入力端子を一対一
に対応するように接続し、プラント制御プロセッサを用
いて出カニニットの入力端子に診断信号を加え、入カニ
ニットの入力端子に帰還信号をプラント制御プロセッサ
にフィードバックして回路のデバッグを連続的、かつ、
短時間に実行する入出カニニット装置の試験方法を提供
するものである。以下、この発明について説明する。
第２図はこの発明の一実施例な示す構成ブロック図であ
り、１〜１１は第１図と同一のものを示す。１２は入出
カニニットの回路デバッグを行うプラント制御プロセッ
サ（以下、ＰＣＰと呼ぶ）、ａは診断信号、ｂは帰還信
号である。そして、１３は配線で、出力端子４〜７と入
力端子８〜１１とを順次一対一に対応するように接続し
ている。また、データ線１．１′を介して出カニニット
２．入カニニット３がＰＣＰ１２に接続されている。以
下、動作について説明する。
り、１〜１１は第１図と同一のものを示す。１２は入出
カニニットの回路デバッグを行うプラント制御プロセッ
サ（以下、ＰＣＰと呼ぶ）、ａは診断信号、ｂは帰還信
号である。そして、１３は配線で、出力端子４〜７と入
力端子８〜１１とを順次一対一に対応するように接続し
ている。また、データ線１．１′を介して出カニニット
２．入カニニット３がＰＣＰ１２に接続されている。以
下、動作について説明する。
ＰＣＰ１２は出カニニット２０入力側に診断信号ａ（°
１″）をデータ線１を介して送出すると、入カニニット
３のフリップフロップＣ８が“ｌ＃となり診断信号ａは
スリップフロップＣ２で帰還信号ｂ（”１”）となり入
カニニット３の出力側からデータ線１′を介してＰＣＰ
１２に帰還する。この帰還信号すと診断信号ａがＰＣＰ
１２で比較判定され両者が同一と判定されると、次の７
リツプフーンプＣ，、Ｃ，のデバッグが開始される。一
方、帰還信号すと診断信号ａｌｃ差異がある場合はスリ
ップフロップＣ，，Ｃ，のどちらかに娯りがあるので所
定処理を行い同様に次のデバッグ動作に移る。
１″）をデータ線１を介して送出すると、入カニニット
３のフリップフロップＣ８が“ｌ＃となり診断信号ａは
スリップフロップＣ２で帰還信号ｂ（”１”）となり入
カニニット３の出力側からデータ線１′を介してＰＣＰ
１２に帰還する。この帰還信号すと診断信号ａがＰＣＰ
１２で比較判定され両者が同一と判定されると、次の７
リツプフーンプＣ，、Ｃ，のデバッグが開始される。一
方、帰還信号すと診断信号ａｌｃ差異がある場合はスリ
ップフロップＣ，，Ｃ，のどちらかに娯りがあるので所
定処理を行い同様に次のデバッグ動作に移る。
次に、上記実施例で示したＰＣＰ１２の動作について第
３図のデパック制御の一例を示すフローチャートで説明
する。なお、（１）〜（９）は各ステップを示す。
３図のデパック制御の一例を示すフローチャートで説明
する。なお、（１）〜（９）は各ステップを示す。
ＰＣＰ１２に出カフドレスを設定しく１）、出カニニッ
ト２への診断信号ａを送出する（２）、次に帰還信号す
をＰＣＰ１２にとり込み診断信号ａと帰還信号すが対応
するが判定しく３）、対応すれば診断信号ａを０ＦＦＬ
（４１、これに対応して帰還信号すがＯＦＦするかＰＣ
Ｐ１２が判定する。次にスリップフロップＣ１〜Ｃ４の
７ドレスを１つ加えろ（６）。
ト２への診断信号ａを送出する（２）、次に帰還信号す
をＰＣＰ１２にとり込み診断信号ａと帰還信号すが対応
するが判定しく３）、対応すれば診断信号ａを０ＦＦＬ
（４１、これに対応して帰還信号すがＯＦＦするかＰＣ
Ｐ１２が判定する。次にスリップフロップＣ１〜Ｃ４の
７ドレスを１つ加えろ（６）。
そして、そのアドレスがステップ（１）で設定されたア
ドレスに一致するか判定しく７）、一致すればデパック
処理を終了し、そうでない場合はステップ（２）へ戻る
。一方、ステップ（３）で帰還信号すがＯＮＬないとき
は、入出カニニットのＯＮ側不良を表示する（８）。ま
た、ステップ（５）で帰還信号すがＯＦＦしないときは
、入出カニニットの０ＦＦ１１！ｌｌ不良を表示する（
９）。
ドレスに一致するか判定しく７）、一致すればデパック
処理を終了し、そうでない場合はステップ（２）へ戻る
。一方、ステップ（３）で帰還信号すがＯＮＬないとき
は、入出カニニットのＯＮ側不良を表示する（８）。ま
た、ステップ（５）で帰還信号すがＯＦＦしないときは
、入出カニニットの０ＦＦ１１！ｌｌ不良を表示する（
９）。
次拠、ＰＣＰ１２による診断信号ａと帰還信号すとの対
応について図面を参照しながら説明する。
応について図面を参照しながら説明する。
第４図、第５図は前記この発明の実施例における診断信
号ａと帰還信号すとの関係を説明するためのタイミング
チャートである。これらの図で、４〜１１はそれぞれ第
２図の出力端子４〜１および入力端子８〜１１における
波形を示す。
号ａと帰還信号すとの関係を説明するためのタイミング
チャートである。これらの図で、４〜１１はそれぞれ第
２図の出力端子４〜１および入力端子８〜１１における
波形を示す。
第４図に示す診断信号ａを出カニニット２０入力側にシ
リアルに１１１１次印加したとき、フリップフロップ０
１〜Ｃ８が正常であれば第５図に示す各入力端子８〜１
１から帰還信号すがＰＣＰ１２へ帰還する。
リアルに１１１１次印加したとき、フリップフロップ０
１〜Ｃ８が正常であれば第５図に示す各入力端子８〜１
１から帰還信号すがＰＣＰ１２へ帰還する。
なお、上記笑施例ではプラント制御プロセッサの場合に
ついて説明したが、ＯＡシステムおよびコンビコータネ
ットワークの回路デパックにも適用できる。また、シフ
トレジスタとしてはＭＯＳ形、ＣＣＤ形等各種のものを
採用できる。
ついて説明したが、ＯＡシステムおよびコンビコータネ
ットワークの回路デパックにも適用できる。また、シフ
トレジスタとしてはＭＯＳ形、ＣＣＤ形等各種のものを
採用できる。
以上説明したように、この発明は入出カニニット内部の
シフトレジスタの各段を一対一に対応するように配線し
１プラント制御プロセツサから診断信号を出カニニット
に送り、入カニニットの帰還信号をプラント制御プロセ
ッサで判定するようにしたので、きわめて藺単にデバッ
グができるので診断時間を大幅に’Ｅ１ｍできる利点を
有する。
シフトレジスタの各段を一対一に対応するように配線し
１プラント制御プロセツサから診断信号を出カニニット
に送り、入カニニットの帰還信号をプラント制御プロセ
ッサで判定するようにしたので、きわめて藺単にデバッ
グができるので診断時間を大幅に’Ｅ１ｍできる利点を
有する。
第１図は従来の入出カニニット装置の一例を示す構成ブ
ロック図、第２図はこの発明の一実施例を示す構成ブロ
ック図、第３図はデパック制御の一例を示すフローチャ
ート、第４図、第５図はこの発明の動作説明のためのタ
イミングチャートで入カニニット、４〜Ｔは出力端子、
８〜１１は入力端子、Ｃ１〜Ｃ８はフリツプフロツプ、
１２はＰＣＰ、１３は配線、ａは診断信号、ｂは帰還信
号である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１母 第２図 第３図
ロック図、第２図はこの発明の一実施例を示す構成ブロ
ック図、第３図はデパック制御の一例を示すフローチャ
ート、第４図、第５図はこの発明の動作説明のためのタ
イミングチャートで入カニニット、４〜Ｔは出力端子、
８〜１１は入力端子、Ｃ１〜Ｃ８はフリツプフロツプ、
１２はＰＣＰ、１３は配線、ａは診断信号、ｂは帰還信
号である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１母 第２図 第３図
Claims (1)
- シフトレジスタを用いた入カニニットおよび出カニニッ
トで構成されるプロセス制御用の入出カニニット装置に
おいて、前記出カニニットのシフトレジスタの各段の出
力側と前記入カニニットのシフトレジスタの各段とを一
対一に対応するように接続し、前記出カニニットの入力
側にプラント制御プロセッサから診断信号を印加し、前
記入カニニットからの出力信号を前記プラント制御プロ
セッサに入力し、前記診断信号と出力信号の対応を前記
プラント制御プロセッサにおいて判断し前記入出カニニ
ット装置の試験を行うことを特徴とする入出カニニット
装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188087A JPS6077207A (ja) | 1983-10-04 | 1983-10-04 | 入出力ユニツト装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188087A JPS6077207A (ja) | 1983-10-04 | 1983-10-04 | 入出力ユニツト装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077207A true JPS6077207A (ja) | 1985-05-01 |
Family
ID=16217471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188087A Pending JPS6077207A (ja) | 1983-10-04 | 1983-10-04 | 入出力ユニツト装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077207A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866115A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | プロセス入出力インタ−フエ−スの故障検出方式 |
-
1983
- 1983-10-04 JP JP58188087A patent/JPS6077207A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866115A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | プロセス入出力インタ−フエ−スの故障検出方式 |
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