JPS6077238A - 浮動小数点演算回路 - Google Patents
浮動小数点演算回路Info
- Publication number
- JPS6077238A JPS6077238A JP58185669A JP18566983A JPS6077238A JP S6077238 A JPS6077238 A JP S6077238A JP 58185669 A JP58185669 A JP 58185669A JP 18566983 A JP18566983 A JP 18566983A JP S6077238 A JPS6077238 A JP S6077238A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- register
- data
- digit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の属する技術分野
本発明は、浮動小数点演算回路に関し、特に、浮動小数
点演算の加算演算の制御に関するものである。
点演算の加算演算の制御に関するものである。
φ）従来技術
浮動小数点データの加算演算では、加算される２つのデ
ータのうち指数部の大きい方に対して。
ータのうち指数部の大きい方に対して。
指数部の小さいデータの仮数部を桁合せすると同時に１
指数部も大きい方にそろえる操作が行われる。即ち、イ
コライズ操作がなされる。そして、その後両者の仮数部
の加算が行われるが、この時の演算出力として桁上信号
が発生する場合と発生しない場合がある。
指数部も大きい方にそろえる操作が行われる。即ち、イ
コライズ操作がなされる。そして、その後両者の仮数部
の加算が行われるが、この時の演算出力として桁上信号
が発生する場合と発生しない場合がある。
従来は桁上信号が発生した場合にはそれを記憶して次の
サイクルで仮数部を１ディジット下位方向にシフトして
最上位ディジットの最下位ビットを強制的に論理″１”
とし、かつ演算結果のデータに対する指数部に１を加算
していた。
サイクルで仮数部を１ディジット下位方向にシフトして
最上位ディジットの最下位ビットを強制的に論理″１”
とし、かつ演算結果のデータに対する指数部に１を加算
していた。
しかしながら、この方式では加算演算が、桁上信号が発
生する場合には発生しない場合に比べてｌサイクル以上
のステップが必要とされ、性能が下がる欠点があった。
生する場合には発生しない場合に比べてｌサイクル以上
のステップが必要とされ、性能が下がる欠点があった。
（Ｃ） 発明の目的
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであシ、従って本発明の目的は、浮動小数
点データの加算演算の桁合せ（イコライズ）操作後の仮
数部の加算時に於いて、加算結果に桁上げ信号が発生し
た場合には同一サイクル中に選択回路によシ最上位ディ
ジットの最下位ビットを論理”１”とし、演算器の出力
データを１ディジット下位方向にシフトする切υ換え出
力を選び、カウンタ機能付レジスタの指数部をカウント
アツプする回路を持つことにより、桁上信号が発生し彦
い場合と同じ速度で加算演算をすることができる新規な
高速演算回路を提供することにある。
なされたものであシ、従って本発明の目的は、浮動小数
点データの加算演算の桁合せ（イコライズ）操作後の仮
数部の加算時に於いて、加算結果に桁上げ信号が発生し
た場合には同一サイクル中に選択回路によシ最上位ディ
ジットの最下位ビットを論理”１”とし、演算器の出力
データを１ディジット下位方向にシフトする切υ換え出
力を選び、カウンタ機能付レジスタの指数部をカウント
アツプする回路を持つことにより、桁上信号が発生し彦
い場合と同じ速度で加算演算をすることができる新規な
高速演算回路を提供することにある。
（ｄ） 発明の構成
上記目的を達成する為に１本発明に係る浮動小数点演算
回路は、浮動小数点データの仮数部を演算する演算器と
、該演算器の入力のそれぞれに接続する２個のレジスタ
と、演算結果としての浮動小数点データの指数部を格納
するカウンタ機能付レジスタと、上記演算器に演算タイ
プを指示する演算タイプ指示回路と、上記演算器の出力
データをそのまま入力としてそれを出力するか又は演算
器の出力データを１デイジツト（１ビット以上の連続す
るビットのかたまシ）下位方向にシフトしてかつ最上位
ディジットの最下位ビットを論理゛ｌ″として出力する
かを選択して出力する選択回路と。
回路は、浮動小数点データの仮数部を演算する演算器と
、該演算器の入力のそれぞれに接続する２個のレジスタ
と、演算結果としての浮動小数点データの指数部を格納
するカウンタ機能付レジスタと、上記演算器に演算タイ
プを指示する演算タイプ指示回路と、上記演算器の出力
データをそのまま入力としてそれを出力するか又は演算
器の出力データを１デイジツト（１ビット以上の連続す
るビットのかたまシ）下位方向にシフトしてかつ最上位
ディジットの最下位ビットを論理゛ｌ″として出力する
かを選択して出力する選択回路と。
上記演算タイプ指示回路よシ加算演算の指示が出された
時に前記演算器よシ桁上げ信号が発生すれば前記選択回
路にシフトしたデータを出力するだめの選択信号及び上
記カウンタ機能付レジスタをカウントアツプさせる信号
を出力する回路とを具備して構成される。
時に前記演算器よシ桁上げ信号が発生すれば前記選択回
路にシフトしたデータを出力するだめの選択信号及び上
記カウンタ機能付レジスタをカウントアツプさせる信号
を出力する回路とを具備して構成される。
（ｅ） 発明の実施例
以下１本発明をその好ましい一実施例について “図面
を参照しながら具体的に説明する。
を参照しながら具体的に説明する。
本発明は浮動小数点データの加算演算に関するものであ
るが、発明の内容を明確にするために一般的な手順につ
いては図示をさける。そして本発明の最も基本とする部
分について第１図を用いて説明する。
るが、発明の内容を明確にするために一般的な手順につ
いては図示をさける。そして本発明の最も基本とする部
分について第１図を用いて説明する。
まず、２つの浮動小数点データの加算においては、第１
段階として２つのデータの指数部の大きい方の指数部か
ら小さい方の指数部の値を引き、その差の値だけ指数部
の値の小さい方に対応する仮数部のデータを下位方向に
ディジットシフトする。その後指数部の値を大きい方に
合わせる。即ち、桁合わせ（イコライズ）操作が行われ
る。第２段階として、上記で桁合わせされた仮数部デー
タを加算器で加算するが、両者の仮数部を力ｌ算しても
桁上げが発生しない場合にはその力ｌＮ算結果がそのま
ま加算結果としての浮動小数点データの仮数部であり、
上記の指数値、即ち大きい方の指数値がそれに対応する
指数部となる。
段階として２つのデータの指数部の大きい方の指数部か
ら小さい方の指数部の値を引き、その差の値だけ指数部
の値の小さい方に対応する仮数部のデータを下位方向に
ディジットシフトする。その後指数部の値を大きい方に
合わせる。即ち、桁合わせ（イコライズ）操作が行われ
る。第２段階として、上記で桁合わせされた仮数部デー
タを加算器で加算するが、両者の仮数部を力ｌ算しても
桁上げが発生しない場合にはその力ｌＮ算結果がそのま
ま加算結果としての浮動小数点データの仮数部であり、
上記の指数値、即ち大きい方の指数値がそれに対応する
指数部となる。
しかしながら、この第２段階で両者の仮数部を加算した
時に桁上げが発生すると、この桁上げを仮数部に反映す
るために、仮数部を上位方向に延長しなければならない
が、仮数部の長さが決まっているために、全体を１ディ
ジット下位方向にシフトして最下位ビットのみが論理″
１″となったディジットを最上位ディジットとして付加
する形をとる。これは仮数部が１７２”（但し、ｎはデ
ィジット内のビット数）になった事を示すので、指数部
を増加させる必要がある。指数部は、仮数部が１デイジ
ツトをｎピットで扱う時には２ｎが指数部の最下位ビッ
トの値と一致する様になっているために１つ増加すれば
よいのである。
時に桁上げが発生すると、この桁上げを仮数部に反映す
るために、仮数部を上位方向に延長しなければならない
が、仮数部の長さが決まっているために、全体を１ディ
ジット下位方向にシフトして最下位ビットのみが論理″
１″となったディジットを最上位ディジットとして付加
する形をとる。これは仮数部が１７２”（但し、ｎはデ
ィジット内のビット数）になった事を示すので、指数部
を増加させる必要がある。指数部は、仮数部が１デイジ
ツトをｎピットで扱う時には２ｎが指数部の最下位ビッ
トの値と一致する様になっているために１つ増加すれば
よいのである。
本発明は前記の第２段階で桁上げが発生しても。
発生しない場合と同じサイクルタイムで演算出来る高速
演算回路である。
演算回路である。
次に本発明を第１図を使用して説明する。第１図は本発
明の一実施例を示すブロック構成図である。
明の一実施例を示すブロック構成図である。
レジスタ１及びレジスタ２は桁合わせ後の仮数部データ
がそれぞれセットされている。次に演算タイプ指示回路
３より演算器４に加算指示信号９が出されるが、もし演
算器４よシ桁上げ信号５が発生しない場合には、演算器
４の出力は選択回路６をそのまま通過してレジスタ７に
セットされ、カウンタ機能付レジスタ８はそのままであ
る。即ち桁上げ信号５が発生しない場合には、上記のレ
ジスタ７が演算結果データとしての仮数部を表し、カウ
ンタ（）面付レジスタ８が指数部を表わすことになる。
がそれぞれセットされている。次に演算タイプ指示回路
３より演算器４に加算指示信号９が出されるが、もし演
算器４よシ桁上げ信号５が発生しない場合には、演算器
４の出力は選択回路６をそのまま通過してレジスタ７に
セットされ、カウンタ機能付レジスタ８はそのままであ
る。即ち桁上げ信号５が発生しない場合には、上記のレ
ジスタ７が演算結果データとしての仮数部を表し、カウ
ンタ（）面付レジスタ８が指数部を表わすことになる。
もし、加算器４よシ桁上げ信号５が発生すればアンド回
路１０の出力信号である桁上げ処理信号１１が発生する
。この桁上げ処理信号１１は、選択回路６がディジット
内の最下位ビットのみが論理”１”でその他のビットが
論理”０″とガつだディジットを最上位に付加し、演算
器４の出力データを１ディジット下位方向にシフトした
データが入力されている側を選択して出力する様に指示
すると同時に、カウンタ機能付レジスタ８を１つカウン
トアツプする。一方、レジスタ７は桁上げ信号５に無関
係に選択回路６の出力をセットする。
路１０の出力信号である桁上げ処理信号１１が発生する
。この桁上げ処理信号１１は、選択回路６がディジット
内の最下位ビットのみが論理”１”でその他のビットが
論理”０″とガつだディジットを最上位に付加し、演算
器４の出力データを１ディジット下位方向にシフトした
データが入力されている側を選択して出力する様に指示
すると同時に、カウンタ機能付レジスタ８を１つカウン
トアツプする。一方、レジスタ７は桁上げ信号５に無関
係に選択回路６の出力をセットする。
かくして、レジスタ７及びカウンタ機能付レジスタ８の
セットは桁上げ信号５の有無に無関係に同一サイクルで
決定されるために、従来のように桁上げ信号５が発生し
だ時余分のサイクルが必要とさ、？１．る事による性能
低下が省かれる。
セットは桁上げ信号５の有無に無関係に同一サイクルで
決定されるために、従来のように桁上げ信号５が発生し
だ時余分のサイクルが必要とさ、？１．る事による性能
低下が省かれる。
（ｆ） 発明の効果
本発明は、以上説明した【うに、仮数部の加算時に於け
る桁上げ処理を自動化出来るように構成することにより
、浮動小数点データの加算演算の性能を一ヒける効果が
ある。
る桁上げ処理を自動化出来るように構成することにより
、浮動小数点データの加算演算の性能を一ヒける効果が
ある。
第１図は本発明の一実施例を示し、加算時における自動
桁−ヒげ処理回路のブロック構成図である。 １．２．７・・φレジスタ、３・・Φ演算タイプ指示回
路、４・・−演算器、５・・・桁上げ信号、６・・・選
択回路、８・・・カウンタ機能付レジスタ、９・・・加
算指示信号、１０・・・アンド回路、１１・・・桁上げ
処理信号 特許出願人 日本電気株式会社 代理人 弁理士熊谷Ｊｆｍ太部
桁−ヒげ処理回路のブロック構成図である。 １．２．７・・φレジスタ、３・・Φ演算タイプ指示回
路、４・・−演算器、５・・・桁上げ信号、６・・・選
択回路、８・・・カウンタ機能付レジスタ、９・・・加
算指示信号、１０・・・アンド回路、１１・・・桁上げ
処理信号 特許出願人 日本電気株式会社 代理人 弁理士熊谷Ｊｆｍ太部
Claims (1)
- 浮動小数点データの仮数部を演算する演算器と、該演算
器の入力のそれぞれに接続する２個のレジスタと、演算
結果として浮動小数点データの指数部を格納するカウン
タ機能付レジスタと、前記演算器に演算タイプを指示す
る演算タイプ指示回路と、前記演算器の出力データをそ
のまま入力としてそれを出力するか又は前記演算器の出
力データを１ディジット下位方向にシフトしてかつ最上
位ディジットの最下位ピットを論理ｔ１．ｌｆとして出
力するかを選択して出力する選択回路と、前記演算タイ
プ指示回路よシ加算演算の指示が出された時に前記演算
器よシ桁上げ信号が発生すれば前記選択回路にシフトし
たデータを出力するための選択信号及び前記カウンタ機
能付レジスタをカウントアツプさせる信号を出力する回
路とを具備することを特徴とした浮動小数点演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185669A JPS6077238A (ja) | 1983-10-03 | 1983-10-03 | 浮動小数点演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185669A JPS6077238A (ja) | 1983-10-03 | 1983-10-03 | 浮動小数点演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077238A true JPS6077238A (ja) | 1985-05-01 |
Family
ID=16174797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185669A Pending JPS6077238A (ja) | 1983-10-03 | 1983-10-03 | 浮動小数点演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142636A (en) * | 1987-01-29 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Memory bank address calculation with reduced instruction execution cycles |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| JPS5776634A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Digital signal processor |
-
1983
- 1983-10-03 JP JP58185669A patent/JPS6077238A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113433A (en) * | 1975-03-28 | 1976-10-06 | Hitachi Ltd | High speed adder |
| JPS5776634A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Digital signal processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142636A (en) * | 1987-01-29 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Memory bank address calculation with reduced instruction execution cycles |
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