JPS6077257A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6077257A JPS6077257A JP18477183A JP18477183A JPS6077257A JP S6077257 A JPS6077257 A JP S6077257A JP 18477183 A JP18477183 A JP 18477183A JP 18477183 A JP18477183 A JP 18477183A JP S6077257 A JPS6077257 A JP S6077257A
- Authority
- JP
- Japan
- Prior art keywords
- lock
- request
- unlock
- success
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は枚数のプロセッサと共通記憶装置とでｍ戒され
、ロック／アンロック方式の排他制御を行なうマルチプ
ロセッサシステムに関する。
、ロック／アンロック方式の排他制御を行なうマルチプ
ロセッサシステムに関する。
背景技術
複数のプロセッサと共通記憶装置とで構成されるマルチ
プロセッサシステムでは、複数のプロセッサによるデー
タベースの同時更新で、互いに干渉しあって、データの
内容が破壊された、間違った変更を受けないように、デ
ータベースを排他制御する必要がある。この排他制御の
方式としてロック／アンロック方式があり、この方式は
、あるプロセッサが更新したいデータを含むデータベー
スの部分をロックし、更新処理が完了するまでは他のプ
ロセッサの更新処理を拒否するものである。
プロセッサシステムでは、複数のプロセッサによるデー
タベースの同時更新で、互いに干渉しあって、データの
内容が破壊された、間違った変更を受けないように、デ
ータベースを排他制御する必要がある。この排他制御の
方式としてロック／アンロック方式があり、この方式は
、あるプロセッサが更新したいデータを含むデータベー
スの部分をロックし、更新処理が完了するまでは他のプ
ロセッサの更新処理を拒否するものである。
このロック／アンロック方式の排他制御を行なうマルチ
プロセッサシステムでは、例外（通常のプログラムシー
クンスを遂行できない事態）が発生ずると、ロック／ア
ンロック状態を示すデータをサーチして自プロセッサが
ロックしているものがあればそれをアンロックするアン
ロック処理を行なっていた。このアンロック処理は、例
外により中断された処理がロックしていたリソースを開
放するために必要である。
プロセッサシステムでは、例外（通常のプログラムシー
クンスを遂行できない事態）が発生ずると、ロック／ア
ンロック状態を示すデータをサーチして自プロセッサが
ロックしているものがあればそれをアンロックするアン
ロック処理を行なっていた。このアンロック処理は、例
外により中断された処理がロックしていたリソースを開
放するために必要である。
このようにマルチプロセッサシステムでは、例外発生時
にロックに関する処理が必要となるが、例外発生時にロ
ックしているものが１つもないときには、このような処
理は本来、不要である。しかも、例外発生時に１つもロ
ックをとっていない場合が大半であるので、性能四スが
大きかった。
にロックに関する処理が必要となるが、例外発生時にロ
ックしているものが１つもないときには、このような処
理は本来、不要である。しかも、例外発生時に１つもロ
ックをとっていない場合が大半であるので、性能四スが
大きかった。
発明の目的
したがって、本発明の目的は、例外発生時に自プロセッ
サがロックしているものが１つもないときにはロックに
関する処理を一切行なわずに例外処理を行なえるように
したマルチプロセッサシステムを提供することである。
サがロックしているものが１つもないときにはロックに
関する処理を一切行なわずに例外処理を行なえるように
したマルチプロセッサシステムを提供することである。
発明の構成
本発明のマルチプロセッサシステムは〜テストアンドロ
ック要求を行なうテストアンドロック要求手段と、前記
テストアンドロック要求が成功したことを検出するロッ
ク成功検出手段と、アンロック要求を行なうアンロック
要求手段と、アンロック要求を検出するアンロック要求
検出手段と、前記ロック成功検出手段がロック成功を検
出したこと、および前記アンロック要求検出手段がアン
ロック要求を検出したことにより当該プロセッサがロッ
クしているものが少なくとも１つあるか否かを識別する
情報を保持する手段とを備える。
ック要求を行なうテストアンドロック要求手段と、前記
テストアンドロック要求が成功したことを検出するロッ
ク成功検出手段と、アンロック要求を行なうアンロック
要求手段と、アンロック要求を検出するアンロック要求
検出手段と、前記ロック成功検出手段がロック成功を検
出したこと、および前記アンロック要求検出手段がアン
ロック要求を検出したことにより当該プロセッサがロッ
クしているものが少なくとも１つあるか否かを識別する
情報を保持する手段とを備える。
このように、本発明は、当該プロセッサがロックしてい
るものが少なくとも１つあるか否かを判別できるので、
例外発生時に当該プロセッサがロックしているものが１
つもないときにはロックに関する処理を一切行なわず例
外処理を行なうことができ、排他制御のオーバヘッドを
軽減することができる。
るものが少なくとも１つあるか否かを判別できるので、
例外発生時に当該プロセッサがロックしているものが１
つもないときにはロックに関する処理を一切行なわず例
外処理を行なうことができ、排他制御のオーバヘッドを
軽減することができる。
発明を実施するだめの最良の形態
以下、本発明を実施例の図面を参照しながら説明する。
第１図は本発明の一実施例に係るマルチプロセッサシス
テムのブロック図である。本実施例のマルチプロセッサ
システムは、複数の共通記憶装置１０．１１．１２と複
数のプロセッサ２０，２１．２２とシステム制御装置８
０とで構成され、複数の共通記憶装ｆｆｉ １０．１１
． ＩＪとシステム制御装置８０はメモリバス５０によ
り接続され、複数のプロセッサ２０．２１．２２とシス
テム制御装置８０は共通バス４０により接続されている
。プロセッサ２０，２１．２２は、テストアンドロック
要求時にアドレス情報とともにロックフラグ情報および
ロックプロセッサ番号情報をシステム制御装置８０に送
出する。
テムのブロック図である。本実施例のマルチプロセッサ
システムは、複数の共通記憶装置１０．１１．１２と複
数のプロセッサ２０，２１．２２とシステム制御装置８
０とで構成され、複数の共通記憶装ｆｆｉ １０．１１
． ＩＪとシステム制御装置８０はメモリバス５０によ
り接続され、複数のプロセッサ２０．２１．２２とシス
テム制御装置８０は共通バス４０により接続されている
。プロセッサ２０，２１．２２は、テストアンドロック
要求時にアドレス情報とともにロックフラグ情報および
ロックプロセッサ番号情報をシステム制御装置８０に送
出する。
第３図（ａ）はテストアンドロック要求時に送出するデ
ータ（ロックフラグ情報およびロックプロセッサ番号情
報）のフォーマットを示しており、θビットのＶにロッ
クフラグ、１〜７ビツトにロックしているプロセッサの
番号が書きこまれている。
ータ（ロックフラグ情報およびロックプロセッサ番号情
報）のフォーマットを示しており、θビットのＶにロッ
クフラグ、１〜７ビツトにロックしているプロセッサの
番号が書きこまれている。
第３図（ｂ）は共通記憶装置内における第８図（ａ）の
データ（ロックワード）の格納フォーマットを示す。
データ（ロックワード）の格納フォーマットを示す。
ここで、テストアンドロック要求とは、アドレス情報で
示されたアドレスのデータ（第３図（ｂ））全読出し、
ロックフラグ情報Ｖが′０′ならばロックフラグ情報お
よびロックプロセッサ番号情報をそ、のアドレス情報が
示すエリアに書きこみ、ロックフラグ情報Ｖが′１′な
らば書きこみは行なわない。
示されたアドレスのデータ（第３図（ｂ））全読出し、
ロックフラグ情報Ｖが′０′ならばロックフラグ情報お
よびロックプロセッサ番号情報をそ、のアドレス情報が
示すエリアに書きこみ、ロックフラグ情報Ｖが′１′な
らば書きこみは行なわない。
この続出したｐツクフラグ情報Ｖが％０／Ｆのとぎ一ツ
ク戒功“、′１′のとき１０ツク不成功“と呼ぶ。
ク戒功“、′１′のとき１０ツク不成功“と呼ぶ。
第２図はプロセッサ２０，２１．２２の構成の一部を示
すブロック図である。テストアンドロック要求回路６１
が共通バス４ｏを介してシステム制御装ｆｆ８０にテス
トアンドロック要求を行なうと、ロック成功、四ツク不
成功がリプライ情報として共通バス４０を介してシステ
ム制御装置８ｏがら送られてくる。
すブロック図である。テストアンドロック要求回路６１
が共通バス４ｏを介してシステム制御装ｆｆ８０にテス
トアンドロック要求を行なうと、ロック成功、四ツク不
成功がリプライ情報として共通バス４０を介してシステ
ム制御装置８ｏがら送られてくる。
このロック成功、ｐツク不成功の情報はロック成功検出
回路６２に久方し、１０ツク成功“が検出されると、ア
ップダウンカウンタ６５に＋１のカウント指示が行なわ
れる。アンロック要求はアンロック要求回路６８により
共通バス４ｏを介してシステム制御装置８０に対して行
なわれる。このアンロック要求をアンロック要求検出回
路６４が検出すると、アップダウンカウンタ６５に−１
のカウント指示が行なわれる。すなわち、アップダウン
カウンタ６５がリセット状態、つまり１０′′のときに
は当該プロセツサがロックしているものはないことを意
味し、アップダウンカウンタ６５がセット状態、つまり
′□ ＩＩでないときには当該プロセッサがロックして
いるものが少なくとも一つあることを意味する。
回路６２に久方し、１０ツク成功“が検出されると、ア
ップダウンカウンタ６５に＋１のカウント指示が行なわ
れる。アンロック要求はアンロック要求回路６８により
共通バス４ｏを介してシステム制御装置８０に対して行
なわれる。このアンロック要求をアンロック要求検出回
路６４が検出すると、アップダウンカウンタ６５に−１
のカウント指示が行なわれる。すなわち、アップダウン
カウンタ６５がリセット状態、つまり１０′′のときに
は当該プロセツサがロックしているものはないことを意
味し、アップダウンカウンタ６５がセット状態、つまり
′□ ＩＩでないときには当該プロセッサがロックして
いるものが少なくとも一つあることを意味する。
例外が例外制御回路６６で検出されると、ア゛ンブタ。
ランカウンタ６５の内容が調べられ、アツブタ゛ウンカ
ウンタ６５が一ヒツト状態のときに自ブロセ・ンサカ（
ロックしたものをアンロックする指示がアンロック要求
回路６８に出力される。自プロセッサが口゛ンクしたも
のをアンロックする処理は、第８図（ｂ）のロックワー
ドを０から順次ｎまで続出し、ロックプロセッサ番号か
目プロセッサ番号であるロックされているロックワード
に対してアンロック要求を出していく。
ウンタ６５が一ヒツト状態のときに自ブロセ・ンサカ（
ロックしたものをアンロックする指示がアンロック要求
回路６８に出力される。自プロセッサが口゛ンクしたも
のをアンロックする処理は、第８図（ｂ）のロックワー
ドを０から順次ｎまで続出し、ロックプロセッサ番号か
目プロセッサ番号であるロックされているロックワード
に対してアンロック要求を出していく。
第４図は本発明の池の実証例のプロセッサ２０゜２１．
２２の構成の一部を示すブロック図である。コントロー
ルストア７１にはアンロック制御のマイクロプログラム
が格納されている。コントロールストア７１にはアドレ
スレジスタ７２からアドレスカ５与えられる。アドレス
レジスタ７２にはその内容を＋１する加算回路７８が接
続されている。アドレスレジスタ７２には加算回路７８
の出力と分岐制御回路７４から分岐アドレスフィールド
の内容が入力し、この２つの入力はコントロールストア
７１のシーケンス制御フィールドの指示により選択され
る。この分岐アドレスフィールドの内容により分岐アド
レスが修飾され、複雑な条件分岐動作が可能となる。
２２の構成の一部を示すブロック図である。コントロー
ルストア７１にはアンロック制御のマイクロプログラム
が格納されている。コントロールストア７１にはアドレ
スレジスタ７２からアドレスカ５与えられる。アドレス
レジスタ７２にはその内容を＋１する加算回路７８が接
続されている。アドレスレジスタ７２には加算回路７８
の出力と分岐制御回路７４から分岐アドレスフィールド
の内容が入力し、この２つの入力はコントロールストア
７１のシーケンス制御フィールドの指示により選択され
る。この分岐アドレスフィールドの内容により分岐アド
レスが修飾され、複雑な条件分岐動作が可能となる。
コントロールストア７１から読出されたマイクロプログ
ラムはコマンドレジスタ７５に格納され、その出力で当
該プロセッサの各種機能が制御される。
ラムはコマンドレジスタ７５に格納され、その出力で当
該プロセッサの各種機能が制御される。
マイクロプログラムの指示によりテストアンドロック要
求回路６１が共通バス４０を介してシステム制御装置８
０にテストアンドロック要求を出すと、ロック成功、四
ツク不成功の十〇報がシステム制御装置８０から共通バ
ス４０を介してロック成功検出回路６２に送られてくる
。ロック成功がロック成功検出回路６２で検出されると
７リツプフロツブ７６がセットされる。マイクロプログ
ラムの指示によりアンロック要求回路６８からアンロッ
ク要求が共通バス４０を介してシステム制御装置８０に
送られる。マイクロプログラムは自プロセッサにとって
最後のロックに対してアンロック指示を行なったときに
７リツプフロツブ７６にリセット指示を行なう。例外が
例外制御回路６６で検出されたときに７リツプフロツブ
７６の状態がマイクロプログラムの指示でテストされ、
７リツプフロツブ７６がセット状態ならばマイクロプロ
グラムは第８図（ｔ））のロックワードを０から順次ｎ
まで読出し、ロックプロセッサ番号が自ブ四セッサ番号
と同じであればその読出したロックワードに対してアン
ロック指示を行ない、フリップフロップ７６がリセット
状態ならばロックに関する処理を行なわないように制御
する。
求回路６１が共通バス４０を介してシステム制御装置８
０にテストアンドロック要求を出すと、ロック成功、四
ツク不成功の十〇報がシステム制御装置８０から共通バ
ス４０を介してロック成功検出回路６２に送られてくる
。ロック成功がロック成功検出回路６２で検出されると
７リツプフロツブ７６がセットされる。マイクロプログ
ラムの指示によりアンロック要求回路６８からアンロッ
ク要求が共通バス４０を介してシステム制御装置８０に
送られる。マイクロプログラムは自プロセッサにとって
最後のロックに対してアンロック指示を行なったときに
７リツプフロツブ７６にリセット指示を行なう。例外が
例外制御回路６６で検出されたときに７リツプフロツブ
７６の状態がマイクロプログラムの指示でテストされ、
７リツプフロツブ７６がセット状態ならばマイクロプロ
グラムは第８図（ｔ））のロックワードを０から順次ｎ
まで読出し、ロックプロセッサ番号が自ブ四セッサ番号
と同じであればその読出したロックワードに対してアン
ロック指示を行ない、フリップフロップ７６がリセット
状態ならばロックに関する処理を行なわないように制御
する。
第５図は以上説明したマイクロプログラムのアンロック
制御ルーチンの概略を示すフローチャートである。
制御ルーチンの概略を示すフローチャートである。
第１図は本発明の一実施例に係るマルチプロセッサシス
テムのブロック図、第２図は本発明を構成するプロセッ
サの実施例のブロック図、第８図（ａ）はテストアンド
ロック要求時に送出するデータのフォーマットを示す図
、第８図（ｂ）は共通記憶装置内のロックワードの格納
フォーマットを示す図、第４図は本発明を構成するプロ
セッサの他の実施例のブロック図、第５図はアンロック
制？Ａ１１プログラムのフローチャートである。 １０、 ＩＬ １２ ：共通記憶装置、２０、２１．２
２ ：プロセッサ、 ８０ニジステム制御装置、 ４０：共通バス、５０：メモリバス、 ６１：テストアンドロック要求回路、 ６２：ロック成功検出回路、 ６８：アンロック要求回路、 ６４：アンロック要求検出回路、 ６５ニアツブダウンカウンタ、 ６６：例外制御回路、 ７１：コントルールストア、 ７２ニアドレスレジスタ、 ７８：加算回路、７４；分岐制御回路、７５：コマンド
レジスタ、 ７６：７リツプ７０ツブ。 （ａ） （ｂ） 第３図 第４図 第５因
テムのブロック図、第２図は本発明を構成するプロセッ
サの実施例のブロック図、第８図（ａ）はテストアンド
ロック要求時に送出するデータのフォーマットを示す図
、第８図（ｂ）は共通記憶装置内のロックワードの格納
フォーマットを示す図、第４図は本発明を構成するプロ
セッサの他の実施例のブロック図、第５図はアンロック
制？Ａ１１プログラムのフローチャートである。 １０、 ＩＬ １２ ：共通記憶装置、２０、２１．２
２ ：プロセッサ、 ８０ニジステム制御装置、 ４０：共通バス、５０：メモリバス、 ６１：テストアンドロック要求回路、 ６２：ロック成功検出回路、 ６８：アンロック要求回路、 ６４：アンロック要求検出回路、 ６５ニアツブダウンカウンタ、 ６６：例外制御回路、 ７１：コントルールストア、 ７２ニアドレスレジスタ、 ７８：加算回路、７４；分岐制御回路、７５：コマンド
レジスタ、 ７６：７リツプ７０ツブ。 （ａ） （ｂ） 第３図 第４図 第５因
Claims (1)
- 複数のプロセッサと共通記憶装置とを備えて構成され、
ロック／アンロック方式の排他制御を行なうマルチプロ
セッサシステムにおいて、テストアンドロック要求を行
なうテストアンドロック要求手段と、前記テストアンド
ロック要求が成功した。ことを検出するロック成功検出
手段と、アンロック要求を行なうアンロック要求手段と
、アンロック要求を検出するアン四ツク要求検出手段と
、前記ロック成功検出手段がロック成功を検出したこと
、および前記アンロック要求検出手段がアンロック要求
を検出したことにより当該プロセッサがロックしている
ものが少なくとも１つあるか否かを識別する情報を保持
する手段とを備えることを％′徴とするマルチプロセッ
サシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477183A JPS6077257A (ja) | 1983-10-03 | 1983-10-03 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18477183A JPS6077257A (ja) | 1983-10-03 | 1983-10-03 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077257A true JPS6077257A (ja) | 1985-05-01 |
| JPS6361699B2 JPS6361699B2 (ja) | 1988-11-30 |
Family
ID=16159025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18477183A Granted JPS6077257A (ja) | 1983-10-03 | 1983-10-03 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077257A (ja) |
-
1983
- 1983-10-03 JP JP18477183A patent/JPS6077257A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361699B2 (ja) | 1988-11-30 |
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