JPS6077508A - 電磁遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は・インダクタンス素子とコンデンサを梯子１ｋ
に゛接続しζなる電磁遅延線に係り、主に高速の立上が
り特性の得られる電磁遅延線に関する。

〔従来技術とその問題点〕

従来この種の電磁遅延線としては、第１図および第２図
に示すように、非磁性体製のボビン１に導体２を中層ソ
レノイド状に複数回スペース巻きしてインダクタンス素
子３を形成し、その導体２の１ターン毎に並列コンデン
サ素子Ｃを接続して梯子状に構成してなるものがある。

このような電磁遅延線は、超高周波帯においても良好な
遅延特性を得ることが可能である。

もっとも、このように構成された電磁遅延線では、超高
周波帯において良好な遅延特性を得るために、より微細
な加工をすることによって特性の維持向上が可能である
が、現実には微細加工にもコストや作り易さの観点から
限界が生じる場合がある。

本発明者は、鋭意研究の結果、微細加工精度を上げるこ
となく構成要素の寸法等をそのままに。

主に立上がり特性を向上さゼるごとの可能な構成を工夫
した。

（発明の目的〕 本発明はこのような状況の下になされたもので。

」二連した電磁遅延線にさらに改良を加え、インダクタ
ンス素子の構成例えばターン数をそのままに。

更に超高速のパルス応答出力がｉηられる構成の節１１
な電磁遅延線の提供を目的とする。

（発明の構成と効果〕 この目的を達成するために本発明は、導体を単層ソレノ
イド状にスペース巻きしてインダクタンス素子を形成し
、前記導体に並列コンデンサ素子を梯子状に複数接続し
て複数区間を形成した電磁遅延線において、前記導体の
１ターンを複数区間に分割するように前記並列コンデン
サ素子を接続してなるものである。

このような構成によれば、１クーンを１区間とする電磁
遅延線のインダクタンス素子のターン数を増加さ−Ｕ′
ζその区間を増加させることなく、接続される並列コン
デンサ素子の値を分割してｌり一ン当たりの区間数を増
加させることにより１ｍ断周波数が極めて高くなる。

そのため、所定の立上がり領域における立上がり時間を
極めて小さくすることが可能となり、超ＩＣ１１速のパ
ルス応答出力を得ることができる。

〔発明の実施例〕

以下本発明の詳細な説明する。なお、従来例と共通ずる
部分には同一の符号を付す。

第３図および第４図は本発明の電磁遅延線の一実施例を
示す正面図および側面図である。

両図において１幅方向の寸法Ｗ（以下Ｗという）が厚み
方向の寸法Ｔ（以下′ｒという）に対して十分大きな棒
状の非磁性体製ボビン１には、導体２が複数ターン単層
ソレノイド状にスペース巻きされ、インダクタンス素子
３が形成されている。

なお、ＷおよびＴは、正確には対向する導体２の中心間
の距離である。

インダクタンス素子３において、ボビンｌの両側面すな
わちＴ例双方の導体２とアース間には各々並列コンデン
サ素子Ｃが接続され、導体２の１ターン当たり２個の並
列コンデンザ素子Ｃが梯子状に接続された電磁遅延線が
構成されている。

そのため、この電磁遅延線は、インダクタンス素子３の
１ターン当たり２区間を有する構成となっている。

第５図はこのように構成された電磁遅延線の等価回路図
、符号■、は１区間当たりのインダクタンス、符号ａ１
は隣合う区間相互の結合係数、符号ａ２は１つおいた区
間相互の結合係数、符号ａｙｌはｎ−１個おいた区間相
互の結合係数を示している。

次に、このような本発明の電磁遅延線を詳細に検削する
。

上述したボビン１はＷがＴに比べて十分大きいので、電
磁遅延線においてＷ側の導体２間の結合によって結合係
数ａＩ、・・・・ａｏが決定されると考えてよい。

第６図はこの結合関係を示す図である。同図中。

例えば、左上端の導体２に着目し、この導体２と他の導
体２間の結合係数をに、、に２．に、、・”　’　１（
２ｎ−１＋　ｋ２ｎ　＋　ｋ２ｎ、Ｉ　”　’とすると
、奇数番目の導体２間では電流が互いに逆方向となるで
負の結合となり、偶数番目の導体２間では電流が互いに
順方向となって正の結合となる。

そのため、ａｌ　＝−に＋　、ａｘ　＝ｋｔ　、ａｓ　
＝に＊　”　”　ａ２ｎ−１＝　ｋ２ｎ−１、ａ２ｎ　
＝に２ｎ＋・・・となる。

一般に、電磁遅延線にあっては結合係数ａ１およびａ３
が正の結合でａ２が負の結合、すなわら奇数番目が正で
偶数番目が負であることが好ましいとされている。

従って、上述した実施例に示す電磁遅延線にあっては、
結合係数を見る限り符号が逆構成となるので、第１図に
示す構成の電磁遅延線すなわちｌターンで１区間構成の
電磁遅延線において同数の区間を構成すれば、遅延特性
例えば遅延時間ｔｄと立上がり時間ｔｒＯ比（以下ｔ　
ｄ　／　ｔ　ｒという）が劣ることとなる。

しかし、上述した本発明の構成は、第１図に示す電磁遅
延線と同様な構成のインダクタンス素子３を用いてコン
デンサＣの接続方法を工夫し１区間数を増加させると、
ｔｄ／ｌｒが良好となることが分かった。

木兄明考の実験によれば、直径０．４ｍｍの錫メッキ銅
線を、Ｐ＝７ｍｍ、　′Ｉ’−６．４ｍｍ、Ｗ＝４５ｍ
ｒｎで１０ターン巻いたインダクタンス素子３を形成し
、１ターン当たり２０ｐＦの並列コンデンサ素子Ｃを２
個つづ接続すると、２０区間構成で全体として特性イン
ピーダンス４７，５Ω。

遅延時間ｔｄ＝１９ｎｓの電磁遅延線を得ることができ
た。

そして、パルス応答出力波形としては、第７図Ｂに示す
ようなものが測定された。これによれば。

立上がり領域における１０〜９０％間の立上がり時間ｔ
ｒがｔ　ｒ＝”ｌ、３ｎｓであり、むｄ　／　ｔ　ｒ＝
’８．２６となる。

これに対して第１図に示す電磁遅延線にあっては、上述
した実験例と同様な構成のインダクタンス素子３を用い
て１ターン当たり４０ｐＦの並列コンデンサ素子Ｃを１
個づつ接続して１０区間を構成すると、パルス応答出力
波形が第７図Ａに示すようになり、特性インピーダンス
５０Ω、遅延時間ｔｄ＝２Ｑｎｓの特性が得られ、１０
〜９０％間の立−１−かり時間ｔｒがｔｒ＝４ｎｓとな
り。

ｔ　ｄ　／　Ｌ　ｒ　＝　５となる。

ずなわら、第１図と同様に構成したインダクタンス素子
３を用いても９本発明の電磁遅延線のように１ターン当
たりの区間数を増加させると、極めて速い立上がり特性
を得ることができる。

このように速い立上がり時間の得られる理由として、第
３図および第４図に示す構成の電磁遅延線に係る理論的
な解析を行ってみると、遅延特性が平坦ではなくなり１
通過帯域内では低周波域に対して中間の周波数域から高
周波域に向かって遅延時間が減少する傾向が見られる反
面、遮断周波数が大幅に増加し、この遮断周波数の延び
が、第５図Ｂのような超高速のパルス応答出力をもたら
す。

そして、このような超高速のパルス応答出力は。

高速のパルス回路に使用する場合に弗素に有効である。

第８図は本発明の他の実施例を示すもので、上述した実
験例と同様な構成のインダクタンス素子３を用い、ボビ
ンＩのＷ例および１゛側各々において１０ｐＦの並列コ
ンデンザ素子Ｃを４個導体２に接続し、ｌターン当たり
４区間を形成してδ１４０区間の電磁遅延線を構成した
ものである。

この構成においては、パルス応答波形が第７し１Ｃのよ
うになり、特性インピーダンスが４６．５Ω、遅延時間
ｔｄが１８．６ｎＳとなり、立上がり部に段が発生ずる
関係から、立上がり時間ｔｒを２０〜８０％間で測定し
なければならないものの、１．６７ｎｓと非富に高速と
なる。

一般に、高速パルス回路においては、電磁遅延線を使用
する場合、電磁遅延線からのパルス出力波形でＥＣＬ等
の高速ＩＣを駆動することが多い。

その場合の立上がり時間ｔ　’ｒは、２０〜８０％間の
値が問題とされる場合が多く、上述した第８図に示す構
成の電磁遅延線は、立上がり時間ｔｒにおりる２０〜８
０％間が高速であれば、実用上差シえないばかりか、超
高速のパルス応答出力を得ることができる。

もっとも、１０〜９０％間の値を重視する場合（は、第
８図に示す構成の電磁遅延線は適切ではないので、第３
図に示す構成が有用である。

第９図および第１０図は一ヒ述した第３図の電磁遅延線
に係る具体的構成を示す実施例である。

偏・１之なボビンｌに導体２を複数ターン単層ソレノイ
ド状にスペース巻きしてインダクタンス素子３を形成し
、一方の主面に接地電極４を形成した誘電体板５の他方
の主面に導体２と同ピ・ノチの容量電極６を形成してな
る複合コンデンサ７を、Ｊソビン１の両側にて容量電極
６と導体２を接続して構成したものである。

このように構成された電磁遅延線は、上述したように超
高速のパルス応答出力が得られるし、構成が単純で小型
化が可能となる。

第１１図〜第１３図は本発明のさらに他の実施例を示す
側面図である。

すなわち、偏平なボビン１を折り曲げて横断面ｖ字型（
第１１図）、コ字型（第１２図）もしくはコ字状を連続
的に折り返した形状（第１３１Ｘ＋）等にし゛ζ形状の
小型化を図ったものである。

どのような構成のボビンＩを用いると、上述の断面長方
形のボビン■ではＷが大き過ぎる寸θλになる場合、ボ
ビンＩの寸法を小さくできる。

なお、第１３図は１幅の広いボビン１を上述した同じ構
成の寸法てあつ′ζも１ターンを４区間にしてより小型
化する一方、さらに、コ字状を連続的に折り返して、こ
の点からも第１１図および第１２図のものよりインダク
タンス素子３を等測的に小型化したものである。

また、第１１図に示ずように、別の接地導体８の上に複
合コンデンサ７の接地電極４を接続し。

この複合コンデンザ７上にインダクタンス素子３を＠置
すると、全体を安定した構造にすることができる。

そして、上述の実施例においては、Ｗ＞Ｔの関係を有す
るボビン１を用いた例を説明したが１本発明ばボビン１
がＷ＝Ｔの関係を有する断面正方形のものや、断面円形
もしくは楕円形のボビンを用いることが可能である。イ
ンダクタンス素子３も、１クーン当たりの区間の数が２
区間以上あれば本発明の目的達成が可能であり、並列コ
ンデンザ素子Ｃの接続を変更して用途に応じて任意に選
定すればよい。

さらに、上述した第３図の実施例では並列コンデンザ素
子Ｃをボビン１のＴ側に接続したが、Ｗ側に接続するこ
とも可能である。

また１本発明は、インダクタンス素子３が第１図の電磁
遅延線と同じターン数構成である場合。

並列コンデンサ素子Ｃを分割することによって区間数を
増加させるが、このような並列コンデンサ素子Ｃは、第
９図および第１０図に示すように。

例えば、広いセラミック誘電体板５の一方の面に導体２
のピッチＰと同ピツチの帯状の容量電極６を形成し、ま
た対向する面に全面接地電極４を印刷、焼成し、それを
容量に応じた一定の幅に切断することによて形成する等
して、安価かつ容易に１ηられる。

しかも、並列コンデンザ素子Ｃは分割しても１ターン当
たりの容量値が同じであるので、切断の数を増すことで
容易に容量を分割可能であり、コストを低く抑えること
ができる。

なお、第９図〜第１３図の実施例において導体２は、Ｉ
ｌｉｌ円面のものを用いてもよいが、銅箔をエツチング
等して導体条等としてもよいことは言うまでもない。

以上説明したように本発明は、導体を単層ソレノイド状
にスペース巻きしたインダクタンス素子を形成し５その
導体の１ターンを複数区間に分割するように並列コンデ
ンサ素子を接続したので。

遮断周波数を高くすることが可能となる。

そのため、インダクタンス素子の構成、特にターン数や
寸法をそのままにしてターン数やピッチ等を変えるよう
な微細加工をしなくても区間が増加し、立上がり時間が
極めて小さくなり、ｔｄ／Ｌｒが良好な値となって超高
速のパルス応答出力を１！７るごとかできるし、同じ外
観で主に立上がり特性を著しく向上させることができる
。

【図面の簡単な説明】

第１図および第２図は本発明の参考となる電磁遅延線を
示す正面図および側面図、第３図および第４図は本発明
の電磁遅延線の一実施例を示す正面図および側面図、第
５図は第３図に示す電磁遅延線の等価回ｖ８図、第６図
は第３図の電磁遅延線の結合関係を示す図、第７図は電
磁遅延線の示す波形図、第８図は本発明の他の実施例を
示す側面図、第９図および第１０図は第３図の電磁遅延
線の具体的構成を示す正面図および側面図、第１１図〜
第１３図は本発明のさらに他の実施例を示す側面図であ
る。 ｌ・・・・・・ボビン ２・・・・・・導体 ３・・・・・・インダクタンス素子 ４・・・・・・接地電極 ５・・・・・・誘電体板 ６・・・・・・容量電極 ７・・・・・・複合コンデンサ Ｃ・・・・・・並列コンデンサ素子 特許出願人　エルメック株式会社 オ　１　日　オ　２　口 片３８　第４日 第５逆 オ６０

Claims (1)

【特許請求の範囲】
1. 導体を単層ソレノイド状にスペース巻きしてインダクタ
   ンス素子を形成し、前記導体に複数の並列コンデンサ素
   子を梯子状に接続して複数区間を形成した電磁遅延線に
   おいて、前記導体の１ターンを複数区間に分割するよう
   に前記並列コンデンザ素子を接続してなることを特徴と
   する電磁遅延線。