JPS6077530A - 半固定デ−タのパリテイチエツク方式 - Google Patents
半固定デ−タのパリテイチエツク方式Info
- Publication number
- JPS6077530A JPS6077530A JP58186164A JP18616483A JPS6077530A JP S6077530 A JPS6077530 A JP S6077530A JP 58186164 A JP58186164 A JP 58186164A JP 18616483 A JP18616483 A JP 18616483A JP S6077530 A JPS6077530 A JP S6077530A
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- JP
- Japan
- Prior art keywords
- semi
- fixed data
- parity
- access memory
- data
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
- H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は半固定データのパリティチェック方式に係り、
特にパリティビット用ランダム・アクセス・メモリの初
期化設定を行い、装置の通電動作Ｃの半固定データ読み
出し時に再びパリティチェックを行う方式に関するもの
である。
特にパリティビット用ランダム・アクセス・メモリの初
期化設定を行い、装置の通電動作Ｃの半固定データ読み
出し時に再びパリティチェックを行う方式に関するもの
である。
（ｂ）、従来技術の問題点
従来技術によると、リード・オンリー・メモリＲＯＭ等
を使用する半固定データを利用する時には半固定データ
のチェックは実施していないのが普通である。
を使用する半固定データを利用する時には半固定データ
のチェックは実施していないのが普通である。
特にデータのチェックを行う場合は、此の半固定データ
を読み出し、読み出されたデータが成る範囲内に在るか
否か等をプログラムによりチェックの１使用していた。
を読み出し、読み出されたデータが成る範囲内に在るか
否か等をプログラムによりチェックの１使用していた。
例えば其の半固定データが商用交流電源電圧値であると
すれば、此の商用交流電源電圧値は普通８０〜１２０■
の範囲にあるのが普通であるので、此の範囲内に在るか
否かをプログラム的にチェックする方法を取っている。
すれば、此の商用交流電源電圧値は普通８０〜１２０■
の範囲にあるのが普通であるので、此の範囲内に在るか
否かをプログラム的にチェックする方法を取っている。
此の方法はデータの論理的矛盾の判定を行うもので、此
の論理的矛盾判定に合致しても初期に於いて設定した値
から変化していないとは断定出来ないと云う欠点があっ
た。
の論理的矛盾判定に合致しても初期に於いて設定した値
から変化していないとは断定出来ないと云う欠点があっ
た。
（ｃｌ 、発明のＬｌ的
本発明の目的は従来技術のイ１する」−記の欠点を除去
し、半固定データの信頼度を向上させる半固定データの
パリティチェック方式を提供することである。
し、半固定データの信頼度を向上させる半固定データの
パリティチェック方式を提供することである。
（ｄ）０発明の構成
上記の目的は本発明によれば、半固定データを使用する
ディジタル装置に於いて、前記半固定データを設定する
初期状態に前記半固定データに基づきパリティビットを
生成しランダム・アクセス・メモリに記１．ａシて置き
、該装置の通常動作状態に前記半固定データを読み出す
時生成されたパリティビットと前記ランダム・アクセス
・メモリに記憶されているパリティピントを比較するこ
とをｊ１ｈ徴とする半固定データのパリティチェック方
式を提供することにより達成される。
ディジタル装置に於いて、前記半固定データを設定する
初期状態に前記半固定データに基づきパリティビットを
生成しランダム・アクセス・メモリに記１．ａシて置き
、該装置の通常動作状態に前記半固定データを読み出す
時生成されたパリティビットと前記ランダム・アクセス
・メモリに記憶されているパリティピントを比較するこ
とをｊ１ｈ徴とする半固定データのパリティチェック方
式を提供することにより達成される。
（ｅ）１発明の実施例
本発明はディジタル装置に使用される半固定データにヌ
・１して、其のディジタル装置の初期動作時にデータに
１ビツトのパリティビットを生成し、且つパリティビッ
ト用ランダム・アクセス・メモＩＪ ＲＡ Ｍに古込み
、該装置の通品動作で前記の半固定データ読み出しアク
セスする時に、再度パリティビットを生成し、両パリテ
ィビットを比較させることにより読み出しデータの信用
度を向上させ、且つ半固定データの初期値との変化を検
出し、若し変化している場合は初期状態からデータが変
化していることを通知し、誤データ読み込みに基づく娯
動作、誤処理を防止しよ・）とするものである。
・１して、其のディジタル装置の初期動作時にデータに
１ビツトのパリティビットを生成し、且つパリティビッ
ト用ランダム・アクセス・メモＩＪ ＲＡ Ｍに古込み
、該装置の通品動作で前記の半固定データ読み出しアク
セスする時に、再度パリティビットを生成し、両パリテ
ィビットを比較させることにより読み出しデータの信用
度を向上させ、且つ半固定データの初期値との変化を検
出し、若し変化している場合は初期状態からデータが変
化していることを通知し、誤データ読み込みに基づく娯
動作、誤処理を防止しよ・）とするものである。
第１図は本発明の一実施例を説明する為のブロック図で
ある。
ある。
図中、Ｉは半固定データ群、２はパリティ発生回路、３
はランダム・アクセス・メモリ （ＲＡＭ）、４は制御
回路、５は比較回路、６ばデータ・バスである。
はランダム・アクセス・メモリ （ＲＡＭ）、４は制御
回路、５は比較回路、６ばデータ・バスである。
以下図に従って本発明の詳細な説明する。
半固定データ群ｌは例えばり一ト・オンリー・メモリＲ
ＯＭ等に記憶されている半固定データ群である。
ＯＭ等に記憶されている半固定データ群である。
パリティ発生回路２は半固定データ群１から半固定デー
タを読み出す時パリティヒツトを生成する機能を有する
回路である。
タを読み出す時パリティヒツトを生成する機能を有する
回路である。
ランダム・アクセス・メモリ３はそのパリティピントを
記憶する記憶回路である。
記憶する記憶回路である。
比較回路５はディジタル装置が通常動作で半固定データ
群１から半固定データを読み出す時生成されたパリティ
ピントとランダム・アクセス・メモリ３に記憶されてい
るパリティビットを比較する回路である。
群１から半固定データを読み出す時生成されたパリティ
ピントとランダム・アクセス・メモリ３に記憶されてい
るパリティビットを比較する回路である。
尚制御回路４は上記各回路の動作を総括制御する回路で
ある。
ある。
初期動作信号ＩＮ′Ｆにより、制御回路４はランダム・
アクセス・メモリ３を書込みモードＷＥにｉｌｉ’ｌ
１ｉｌｌｌする。
アクセス・メモリ３を書込みモードＷＥにｉｌｉ’ｌ
１ｉｌｌｌする。
次に半固定データ群ｌを読み出すと、パリティ光７１回
Ｖ８２により任意のピッ） ２１４位でｌビットのパリ
ティビットが生成され、制御信号Ｄｉｎによりノ１成さ
れた各パリティビットはランダム・アクセス・メ’ｒ：
Ｉ７３に吉き込まれ記憶される。
Ｖ８２により任意のピッ） ２１４位でｌビットのパリ
ティビットが生成され、制御信号Ｄｉｎによりノ１成さ
れた各パリティビットはランダム・アクセス・メ’ｒ：
Ｉ７３に吉き込まれ記憶される。
第２図は１（固定データｌｆｆ ｌから読み出されたデ
ータ、及びランダム・アクセス・メモリ３に書き込まれ
た各パリティビットを示すものである。
ータ、及びランダム・アクセス・メモリ３に書き込まれ
た各パリティビットを示すものである。
一方通常動作に於いては、前記の初期動作信号ＩＮＴは
解除される。
解除される。
此の為制御回路４はランダム・アクセス・メモリ３を読
み出しモードに制御する。
み出しモードに制御する。
此の時半固定データ群ｌを読み出すと、パリティ発生回
路２により任意のピノｉ一単位で１ビツトのパリティビ
ットが生成される。
路２により任意のピノｉ一単位で１ビツトのパリティビ
ットが生成される。
次にランダム・アクセス・メモリ３に初期動作時に書き
込まれた各パリティビットと通常動作状態に生成された
各パリティビットは、共に制御コ■信号Ｄｏｕｔにより
比較回路５に送出される。
込まれた各パリティビットと通常動作状態に生成された
各パリティビットは、共に制御コ■信号Ｄｏｕｔにより
比較回路５に送出される。
比較回路５に於いて、初期状態で生成されたパリティビ
ットと通常動作状態で生成されたパリティビットが比較
される。
ットと通常動作状態で生成されたパリティビットが比較
される。
若し両者が一致する場合は、“ＯＫ”、若し不一致の場
合は、“ＮＧ“の信号が出力され、此の模様を第３図に
示す。
合は、“ＮＧ“の信号が出力され、此の模様を第３図に
示す。
此の杯にディジタル装置の初期動作時に半固定データＢ
ｆ１から読め出したデータに基”）き生成されたパリテ
ィビットをランダム・アクセス・メモリ３に記憶して置
き、通常の動作状態で再び半固定データ群１から読み出
したデータに基づき生成されたパリティビットと比較し
、異同を開べることによりデータ読み出しの信頼度を高
めることが出来る。
ｆ１から読め出したデータに基”）き生成されたパリテ
ィビットをランダム・アクセス・メモリ３に記憶して置
き、通常の動作状態で再び半固定データ群１から読み出
したデータに基づき生成されたパリティビットと比較し
、異同を開べることによりデータ読み出しの信頼度を高
めることが出来る。
尚本発明の説明に於いて、第２図、第３図に示す様にパ
リティ・ピントは奇数パリティを使用しているが、必ず
しも奇数パリティにこだわるものごはない。
リティ・ピントは奇数パリティを使用しているが、必ず
しも奇数パリティにこだわるものごはない。
（ｆ）１発明の効果
以上詳細に説明した様に本発明によれば、半固定う一一
夕の信頼度を向上させる半固定データのパリティチェッ
ク方式を実現出来、且つ半固定データが初期状態から変
化している時は此の変化を通知し、誤データ読み込みに
基づく娯動作、誤処理を防０二出来ると云う大きい効果
がある。
夕の信頼度を向上させる半固定データのパリティチェッ
ク方式を実現出来、且つ半固定データが初期状態から変
化している時は此の変化を通知し、誤データ読み込みに
基づく娯動作、誤処理を防０二出来ると云う大きい効果
がある。
第１図は本発明の一実施例を説明する為のブロック図で
ある。 第２図は本発明の詳細な説明する為に半固定データと初
期時にランダム・アクセス・メモリに記憶された各パリ
ティビットを示す図である。 第３図は本発明の詳細な説明する為に半固定データと通
常時に生成された各パリティビットを示す図である。 図中、１は半固定データ群、２はパリティ発生回路、３
はランダム・アクセス・メモリ （ＲＡＭ）、４は制御
回路、５は比較回路、６はデータ・バスである。
ある。 第２図は本発明の詳細な説明する為に半固定データと初
期時にランダム・アクセス・メモリに記憶された各パリ
ティビットを示す図である。 第３図は本発明の詳細な説明する為に半固定データと通
常時に生成された各パリティビットを示す図である。 図中、１は半固定データ群、２はパリティ発生回路、３
はランダム・アクセス・メモリ （ＲＡＭ）、４は制御
回路、５は比較回路、６はデータ・バスである。
Claims (1)
- 半固定データを使用するディジタル装置に於いて、前記
半固定データを設定する初期状態に前記半固定データに
基づきパリティビットを生成しランダム・アクセス・メ
モリに記憶して置き、該装置の通當動作状恕に前記半固
定データを読み出す時生成されたパリティピントと前記
ランダム・アクセス・メモリに記憶されているバリティ
ビ、／トを比較することを特徴とする半固定データのパ
リティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186164A JPS6077530A (ja) | 1983-10-05 | 1983-10-05 | 半固定デ−タのパリテイチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186164A JPS6077530A (ja) | 1983-10-05 | 1983-10-05 | 半固定デ−タのパリテイチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077530A true JPS6077530A (ja) | 1985-05-02 |
Family
ID=16183504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186164A Pending JPS6077530A (ja) | 1983-10-05 | 1983-10-05 | 半固定デ−タのパリテイチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077530A (ja) |
-
1983
- 1983-10-05 JP JP58186164A patent/JPS6077530A/ja active Pending
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