JPS607813B2 - 可変長演算方式 - Google Patents
可変長演算方式Info
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- JPS607813B2 JPS607813B2 JP15932180A JP15932180A JPS607813B2 JP S607813 B2 JPS607813 B2 JP S607813B2 JP 15932180 A JP15932180 A JP 15932180A JP 15932180 A JP15932180 A JP 15932180A JP S607813 B2 JPS607813 B2 JP S607813B2
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- JP
- Japan
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- byte
- mark
- bytes
- circuit
- arithmetic
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、可変長データを効率良く演算する可変長演算
方式に関するものである。
方式に関するものである。
複数バイトの処理バイト幅を有する演算装置により、そ
の処理バイト幅より短いバイト幅のデータを記憶装置か
ら議出して演算し、その結果を記憶装置に書込む命令を
実行する場合、従来は記憶装置から論出したデータに０
を付加して演算装置の処理バイト幅となるようにし、演
算結果のステータス情報も処理バイト幅で検査し、記憶
装置への書込みはリード・モデイフアィド・ライトによ
り行なうものであった。
の処理バイト幅より短いバイト幅のデータを記憶装置か
ら議出して演算し、その結果を記憶装置に書込む命令を
実行する場合、従来は記憶装置から論出したデータに０
を付加して演算装置の処理バイト幅となるようにし、演
算結果のステータス情報も処理バイト幅で検査し、記憶
装置への書込みはリード・モデイフアィド・ライトによ
り行なうものであった。
このようなりード・モディフアィト・ライトは、記憶装
置のアクセスバイト幅で誤り訂正コード（ＥＣＣ）を作
成する為に必要となるものであり、全バイトストアより
動作が遅くなることになる。本発明はアクセスバイト幅
に満たないデータの演算処理を、０を付加することなく
バイトマークで指定してアクセスバイト幅で行ない、全
バイトストアできるようにして、処理を高速化すること
を目的とするものである。
置のアクセスバイト幅で誤り訂正コード（ＥＣＣ）を作
成する為に必要となるものであり、全バイトストアより
動作が遅くなることになる。本発明はアクセスバイト幅
に満たないデータの演算処理を、０を付加することなく
バイトマークで指定してアクセスバイト幅で行ない、全
バイトストアできるようにして、処理を高速化すること
を目的とするものである。
以下実施例について詳細に説明する。第１図は本発明の
実施例のブロック線図であり、ＡＩ，Ａ２は命令形式を
示し、ＯＰは命令コード、Ｌ１，Ｌ２は第１及び第２オ
ペランド長、Ｂ１，ＤＩは第１オペランドアドレス、Ｂ
２，Ｄ２は第２オペランドアドレス、いま第１オペラン
ド長と第２オペランド長とが等しいときのオペランド長
である。
実施例のブロック線図であり、ＡＩ，Ａ２は命令形式を
示し、ＯＰは命令コード、Ｌ１，Ｌ２は第１及び第２オ
ペランド長、Ｂ１，ＤＩは第１オペランドアドレス、Ｂ
２，Ｄ２は第２オペランドアドレス、いま第１オペラン
ド長と第２オペランド長とが等しいときのオペランド長
である。
又ＬＲはオペランド長Ｌ１，Ｌ２又はＬをセットするレ
ジスタ、ＡＬＵａは演算処理毎にレジスタＬＲの内容を
処理バイト幅だけ演算する為の演算回路、ＢＭＱましジ
スタＬＲの内容に従ったバイトマークＢＭを発生するバ
イトマーク発生回路、ＡＬ山ま第１オペランドデータＯ
ＰＲＩと第２オペランドデータＯＰＲ２との演算を行な
う演算回路、ＳＴＧはステータス回路、ＣＣＧはコンデ
ィションコード作成回路である。以下演算回路ＡＬＵの
処理バイト幅が４バイトの場合について説明するが、本
発明に於ける処理バイト幅はこれに限定されるものでは
ない。バイトマーク発生回路ＢＭＧはしジスタＬＲの内
容が４バイト以上を示すとき、バイトマークＢＭ（ＢＭ
Ｏ〜ＢＭ３）をオール“１”として出力し、３バイト以
下を示すときは、バイトマークＢＭを演算すべきバイト
について“１”として出力する。
ジスタ、ＡＬＵａは演算処理毎にレジスタＬＲの内容を
処理バイト幅だけ演算する為の演算回路、ＢＭＱましジ
スタＬＲの内容に従ったバイトマークＢＭを発生するバ
イトマーク発生回路、ＡＬ山ま第１オペランドデータＯ
ＰＲＩと第２オペランドデータＯＰＲ２との演算を行な
う演算回路、ＳＴＧはステータス回路、ＣＣＧはコンデ
ィションコード作成回路である。以下演算回路ＡＬＵの
処理バイト幅が４バイトの場合について説明するが、本
発明に於ける処理バイト幅はこれに限定されるものでは
ない。バイトマーク発生回路ＢＭＧはしジスタＬＲの内
容が４バイト以上を示すとき、バイトマークＢＭ（ＢＭ
Ｏ〜ＢＭ３）をオール“１”として出力し、３バイト以
下を示すときは、バイトマークＢＭを演算すべきバイト
について“１”として出力する。
演算回路ＡＬＵはバイトマークＢＭに従ってバイト単位
の演算処理を行ない、バイト単位のステータス情報ＳＴ
をステータス回路ＳＴＧに加える。又ステータス回路Ｓ
ＴＧは演算回路ＡＬＵからのステータス情報ＳＴとバイ
トマーク発生回路ＢＭＧからのバイトマークＢＭとによ
り、演算結果の零、キャリー、オーバーフロー、ネガテ
ィブ等のステータス情報を作成してコンディションコー
ド作成回路ＣＣＧに加え、コンディションコードＣＣが
出力されてプログラム等に通知される。又演算回路ＡＬ
Ｕの演算結果ＡＲは４バイトのデータであるので、全バ
イトストアが可能となる。第２図は概略動作説明図であ
り、記憶装置ＭＳのアクセスバイト幅が４バイトで、ａ
，ｂ’ｃ’ｄの４バイトのデータ中のデータｄについて
演算する場合、従来はＲＤＩに示すように、演算すべき
１バイトのデータｄが読出され、他の３バイトは０とし
、４バイトのデータが第１オペランドヂータＯＰＲＩと
して演算回路ＡＬＵに加えられる。
の演算処理を行ない、バイト単位のステータス情報ＳＴ
をステータス回路ＳＴＧに加える。又ステータス回路Ｓ
ＴＧは演算回路ＡＬＵからのステータス情報ＳＴとバイ
トマーク発生回路ＢＭＧからのバイトマークＢＭとによ
り、演算結果の零、キャリー、オーバーフロー、ネガテ
ィブ等のステータス情報を作成してコンディションコー
ド作成回路ＣＣＧに加え、コンディションコードＣＣが
出力されてプログラム等に通知される。又演算回路ＡＬ
Ｕの演算結果ＡＲは４バイトのデータであるので、全バ
イトストアが可能となる。第２図は概略動作説明図であ
り、記憶装置ＭＳのアクセスバイト幅が４バイトで、ａ
，ｂ’ｃ’ｄの４バイトのデータ中のデータｄについて
演算する場合、従来はＲＤＩに示すように、演算すべき
１バイトのデータｄが読出され、他の３バイトは０とし
、４バイトのデータが第１オペランドヂータＯＰＲＩと
して演算回路ＡＬＵに加えられる。
一方本発明に於いては、ＲＤ２に示すように、４バイト
のデータａ，ｂ，ｃ，ｄが読出されて演算回路ＡＬＵに
加えられる。このとき、オペランド長が１バイトとして
指示されるので、バイトマ−クＢＭは１バイトについて
の演算を示す内容となる。又第２オペランドデータかＯ
ＰＲ２で示す場合、従来はＲＤＩで示す読出データと第
２オペランドデータＯＰＲ２との演算結果はＡＲＩで示
すものとなり、１バイトの演算結果データＲ以外の３バ
イトのデータは０となる。
のデータａ，ｂ，ｃ，ｄが読出されて演算回路ＡＬＵに
加えられる。このとき、オペランド長が１バイトとして
指示されるので、バイトマ−クＢＭは１バイトについて
の演算を示す内容となる。又第２オペランドデータかＯ
ＰＲ２で示す場合、従来はＲＤＩで示す読出データと第
２オペランドデータＯＰＲ２との演算結果はＡＲＩで示
すものとなり、１バイトの演算結果データＲ以外の３バ
イトのデータは０となる。
従って記憶装置ＭＳに演算結果ＡＲＩをストアするとき
は、リード・モディフアィト・ライトにより書込みを行
なわなければならないことになる。一方本発明に於いて
な、ＲＤ２で示す読出データと第２オペランドデータＯ
ＰＲ２との演算結果は、バイトマークＢＭにより４バイ
ト目のデータｄについての演算が指示されるので、ＡＲ
２に示すものとなり、この４バイトのデータａ，ｂ，ｃ
，ｄは記憶装置ＭＳにそのままストアすることができる
ことになる。第３図は本発明の実施例の演算回路部分の
ブロック線図であり、ＡＲ，ＢＲは第１及び第２オペラ
ンドデー夕○ＰＲ１，ＯＰＲ２をセットするレジスタ、
ＡＬＵＯ〜ＡＬＵ３はバイト単位の演算回路、ＲＲは演
算結果をセットするレジスタ、…ＶＩ〜ｍＶ４はインバ
ー夕、ＧＩ〜Ｇ８，ＧＩ３〜ＧＩ５はアンドゲート、Ｇ
９〜ＧＩ２はオアゲートである。バイトマークＢＭＯ〜
ＢＭ３はオペランド長が４バイト以上のときオール“１
”となり、アンドゲートＧ２，Ｇ４，Ｇ６，Ｇ８が開か
れるので、各演算回路ＡＬＵＯ〜ＡＬＵ３の演算結果が
レジスタＲＲにセットされる。
は、リード・モディフアィト・ライトにより書込みを行
なわなければならないことになる。一方本発明に於いて
な、ＲＤ２で示す読出データと第２オペランドデータＯ
ＰＲ２との演算結果は、バイトマークＢＭにより４バイ
ト目のデータｄについての演算が指示されるので、ＡＲ
２に示すものとなり、この４バイトのデータａ，ｂ，ｃ
，ｄは記憶装置ＭＳにそのままストアすることができる
ことになる。第３図は本発明の実施例の演算回路部分の
ブロック線図であり、ＡＲ，ＢＲは第１及び第２オペラ
ンドデー夕○ＰＲ１，ＯＰＲ２をセットするレジスタ、
ＡＬＵＯ〜ＡＬＵ３はバイト単位の演算回路、ＲＲは演
算結果をセットするレジスタ、…ＶＩ〜ｍＶ４はインバ
ー夕、ＧＩ〜Ｇ８，ＧＩ３〜ＧＩ５はアンドゲート、Ｇ
９〜ＧＩ２はオアゲートである。バイトマークＢＭＯ〜
ＢＭ３はオペランド長が４バイト以上のときオール“１
”となり、アンドゲートＧ２，Ｇ４，Ｇ６，Ｇ８が開か
れるので、各演算回路ＡＬＵＯ〜ＡＬＵ３の演算結果が
レジスタＲＲにセットされる。
又オペランド長Ｌが３以下又は演算処理によるレジスタ
ＬＲの内容が更新されて３以下となり、例えば１を示す
とき、バイトマークＢＭＯ〜ＢＭ２は“０’、バイトマ
ークＢＭ３が“１”となり、記憶装置ＭＳから４バイト
のデータが読出されてレジスタＡＲにセットされていて
も、バイト０〜２はアンドゲートＧＩ，Ｇ３，Ｇ５が関
されるので、そのままレジスタＲＲにセットされ、バイ
ト３のみが演算回路ＡＬＵ３にに於いて演算され、アン
ドゲートＧ８及びオアゲートＧＩ２を介してレジスタＲ
Ｒにセットされる。即ち第２図について説明した場合と
同様のレジスタＲＲの内容となる。又演算回路ＡＬＵＯ
〜ＡＬＵ３間にはアンドゲ−トＧＩ３〜ＧＩ５、及びオ
アゲートＧＩ６〜ＧＩ８等が接続され、バイトマークＢ
ＭＩ〜ＢＭ３に対応してキャリールツクアヘッド（キャ
リの予測）用の信号ＧＢＩ〜ＧＢ３がＧＩ〜Ｇ３として
、また信号ＰＢＩ〜ＰＢ３がＰ１〜Ｐ３として、上位バ
イト位置の演算回路ＡＬＵＯ〜２に接続される。
ＬＲの内容が更新されて３以下となり、例えば１を示す
とき、バイトマークＢＭＯ〜ＢＭ２は“０’、バイトマ
ークＢＭ３が“１”となり、記憶装置ＭＳから４バイト
のデータが読出されてレジスタＡＲにセットされていて
も、バイト０〜２はアンドゲートＧＩ，Ｇ３，Ｇ５が関
されるので、そのままレジスタＲＲにセットされ、バイ
ト３のみが演算回路ＡＬＵ３にに於いて演算され、アン
ドゲートＧ８及びオアゲートＧＩ２を介してレジスタＲ
Ｒにセットされる。即ち第２図について説明した場合と
同様のレジスタＲＲの内容となる。又演算回路ＡＬＵＯ
〜ＡＬＵ３間にはアンドゲ−トＧＩ３〜ＧＩ５、及びオ
アゲートＧＩ６〜ＧＩ８等が接続され、バイトマークＢ
ＭＩ〜ＢＭ３に対応してキャリールツクアヘッド（キャ
リの予測）用の信号ＧＢＩ〜ＧＢ３がＧＩ〜Ｇ３として
、また信号ＰＢＩ〜ＰＢ３がＰ１〜Ｐ３として、上位バ
イト位置の演算回路ＡＬＵＯ〜２に接続される。
接続される信号ＰＩ〜Ｐ３，ＧＩ〜Ｇ３に基き、演算回
路ＡＬＵＯ〜ＡＬＵ２のキャリー入力（桁上げ信号）は
以下の論理で作成される。ＡＬＵＯ：Ｐ１・Ｐ２・Ｐ３
・Ｃｉｎ＋Ｐ１・Ｐ２・Ｇ３十Ｐｌ．Ｇ２十ＧＩＡＬＵ
Ｉ：Ｐ２・Ｐ３・Ｃ：ｎ＋Ｐ２・Ｇ３十Ｇ２ＡＬＵ２：
Ｐ３・Ｃｉｎ十Ｇ３尚ＣｉｎはＡＬＵＯ〜ＡＬＵ３に全
体に対してのキャリ入力（桁上げ信号）である。
路ＡＬＵＯ〜ＡＬＵ２のキャリー入力（桁上げ信号）は
以下の論理で作成される。ＡＬＵＯ：Ｐ１・Ｐ２・Ｐ３
・Ｃｉｎ＋Ｐ１・Ｐ２・Ｇ３十Ｐｌ．Ｇ２十ＧＩＡＬＵ
Ｉ：Ｐ２・Ｐ３・Ｃ：ｎ＋Ｐ２・Ｇ３十Ｇ２ＡＬＵ２：
Ｐ３・Ｃｉｎ十Ｇ３尚ＣｉｎはＡＬＵＯ〜ＡＬＵ３に全
体に対してのキャリ入力（桁上げ信号）である。
第４図はステータス回路ＳＴＧの一例のブロック線図で
あり、ゲートＧ２０〜Ｇ２７とフリツプフロツプＦＦＩ
により、キヤリー、オーバーフロー、ネガティブのステ
ータス情報ＣＯＮを出力し、ゲートＧ２８〜Ｇ３２とフ
リツプフロツプＦＦ２により零のステータス情報Ｚを出
力するものであり、バイトマークＢＭＯ〜ＢＭ３とバイ
ト単位の演算回路ＡＬＵＯ〜ＡＬＵ３からのステータス
情報ＢＯＳ〜Ｂ３Ｓとの論理により得られるものである
。
あり、ゲートＧ２０〜Ｇ２７とフリツプフロツプＦＦＩ
により、キヤリー、オーバーフロー、ネガティブのステ
ータス情報ＣＯＮを出力し、ゲートＧ２８〜Ｇ３２とフ
リツプフロツプＦＦ２により零のステータス情報Ｚを出
力するものであり、バイトマークＢＭＯ〜ＢＭ３とバイ
ト単位の演算回路ＡＬＵＯ〜ＡＬＵ３からのステータス
情報ＢＯＳ〜Ｂ３Ｓとの論理により得られるものである
。
例えばバイトマークＢＭＯ〜ＢＭ３が“１”で４バイト
総てについて演算する場合、バイト０のステータス情報
ＢＯＳによってのみフリップフロップＦＦＩが動作され
、又バイト０〜３のステータス情報ＢＯＳ〜Ｂ３Ｓが総
て０を示すときのみフリツプフロツプＦＦ２がセットさ
れて零のステータス情報Ｚが出力される。又バイトマー
クＢＭＯ〜ＢＭ２が“０”でバイトマークＢＭ３が“１
”即ち１バイトについての演算を行なう場合は、、バイ
ト３のステータス情報Ｂ３Ｓによってのみフリップフロ
ップＦＦＩが動作され、又ステータス情報Ｂ３Ｓが０を
示すときのみフリツプフロツプＦＦ２がセットされる。
コンディションコード作成回路ＣＣＧでは、ステータス
回路ＳＴＧの出力に応じて、例えば演算結果が零のとき
“０び、負のとき“０１”、正のとき“１び、オーバー
フローのとき‘‘１１”のコンデイションコードを出力
する。
総てについて演算する場合、バイト０のステータス情報
ＢＯＳによってのみフリップフロップＦＦＩが動作され
、又バイト０〜３のステータス情報ＢＯＳ〜Ｂ３Ｓが総
て０を示すときのみフリツプフロツプＦＦ２がセットさ
れて零のステータス情報Ｚが出力される。又バイトマー
クＢＭＯ〜ＢＭ２が“０”でバイトマークＢＭ３が“１
”即ち１バイトについての演算を行なう場合は、、バイ
ト３のステータス情報Ｂ３Ｓによってのみフリップフロ
ップＦＦＩが動作され、又ステータス情報Ｂ３Ｓが０を
示すときのみフリツプフロツプＦＦ２がセットされる。
コンディションコード作成回路ＣＣＧでは、ステータス
回路ＳＴＧの出力に応じて、例えば演算結果が零のとき
“０び、負のとき“０１”、正のとき“１び、オーバー
フローのとき‘‘１１”のコンデイションコードを出力
する。
第５図はしングス即ちステータス長とバイトマークＢＭ
、ステータス情報等の関係の一例を示すものであり、ゼ
ロチェツクとキヤリー出力とに於ける×印はそのビット
位置に対応するバイト単位の演算回路ＡＬＵＯ〜ＡＬＵ
３のステータスを考慮する必要がないことを示すもので
ある。
、ステータス情報等の関係の一例を示すものであり、ゼ
ロチェツクとキヤリー出力とに於ける×印はそのビット
位置に対応するバイト単位の演算回路ＡＬＵＯ〜ＡＬＵ
３のステータスを考慮する必要がないことを示すもので
ある。
以上説明したように、本発明は、複数バイトの処理バイ
ト幅の演算回路ＡＬＵ（ＡＬＵＯ〜ＡＬＵ３）と、命令
語のオペランド長Ｌ又はＬ１，Ｌ２と処理バイト幅との
関係によりバイトマ−クＢＭ（ＢＭＯ〜ＢＭ３）を発生
するバイトマーク発生回路ＢＭＧと、バイトマークＢＭ
（ＢＭＯ〜ＢＭ３）と演算回路ＡＬＵ（ＡＬＵＯ〜ＡＬ
Ｕ３）のバイト単位のステータス情報ＳＴ（ＢＯＳ〜Ｂ
３Ｓ）とにより演算結果のステータス情報ＣＯＮ，Ｚを
作成するステータス回路ＳＴＧとを備え、記憶回路ＭＳ
からは演算回路の処理バイト幅のデータ、即ちアクセス
バイト幅のデータが謙出されて、バイトマークＢＭ（Ｂ
ＭＯ〜ＢＭ３）で指示されたバイト単位で演算され、前
記バイトマークで指示されないバイトについてはそのま
ま出力するもので、演算回路ＡＬＵからは記憶装置ＭＳ
のアクセスアドレス幅のデ−夕が出力されることになる
ので、１バイト演算に於いても、全バイトストアが可能
となり、可変長データの演算処理を高速化することがで
きることになる。
ト幅の演算回路ＡＬＵ（ＡＬＵＯ〜ＡＬＵ３）と、命令
語のオペランド長Ｌ又はＬ１，Ｌ２と処理バイト幅との
関係によりバイトマ−クＢＭ（ＢＭＯ〜ＢＭ３）を発生
するバイトマーク発生回路ＢＭＧと、バイトマークＢＭ
（ＢＭＯ〜ＢＭ３）と演算回路ＡＬＵ（ＡＬＵＯ〜ＡＬ
Ｕ３）のバイト単位のステータス情報ＳＴ（ＢＯＳ〜Ｂ
３Ｓ）とにより演算結果のステータス情報ＣＯＮ，Ｚを
作成するステータス回路ＳＴＧとを備え、記憶回路ＭＳ
からは演算回路の処理バイト幅のデータ、即ちアクセス
バイト幅のデータが謙出されて、バイトマークＢＭ（Ｂ
ＭＯ〜ＢＭ３）で指示されたバイト単位で演算され、前
記バイトマークで指示されないバイトについてはそのま
ま出力するもので、演算回路ＡＬＵからは記憶装置ＭＳ
のアクセスアドレス幅のデ−夕が出力されることになる
ので、１バイト演算に於いても、全バイトストアが可能
となり、可変長データの演算処理を高速化することがで
きることになる。
第１図は本発明の実施例のブロック線図、第２図は従来
例と対比した概略動作説明図、第３図は本発明の実施例
の演算回路部分のブロック線図、第４図は本発明の実施
例のステータス回路の要部ブロック線図、第５図はしン
グスとバイトマーク、ステ−タス情報との説明図である
。 ＡＬＵ，ＡＬＵＯ〜ＡＬＵ３は演算回路、ＢＭＧはバイ
トマーク発生回路、ＳＴＧはステータス回路、ＬＲ，Ａ
Ｒ，ＢＲ，ＲＲはしジスタ、ＣＣＧはコンデイションコ
ード作成回路である。 第１図 第２図 第３図 第４図 第５図
例と対比した概略動作説明図、第３図は本発明の実施例
の演算回路部分のブロック線図、第４図は本発明の実施
例のステータス回路の要部ブロック線図、第５図はしン
グスとバイトマーク、ステ−タス情報との説明図である
。 ＡＬＵ，ＡＬＵＯ〜ＡＬＵ３は演算回路、ＢＭＧはバイ
トマーク発生回路、ＳＴＧはステータス回路、ＬＲ，Ａ
Ｒ，ＢＲ，ＲＲはしジスタ、ＣＣＧはコンデイションコ
ード作成回路である。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 複数バイトの処理バイト幅の演算回路と、オペラン
ド長と前記処理バイト幅との関係によりバイトマークを
発生するバイトマーク発生回路と、該バイトマーク発生
回路からのバイトマークと前記演算回路からのバイト単
位のステータス情報とにより演算結果のステータス情報
を作成するステータス回路とを備え、前記演算回路の処
理バイト幅のオペランドデータについて前記バイトマー
クで指示されたバイト単位の演算を行ない、前記バイト
マークで指示されないバイトについてはそのまま出力す
ることを特徴とする可変長演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15932180A JPS607813B2 (ja) | 1980-11-12 | 1980-11-12 | 可変長演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15932180A JPS607813B2 (ja) | 1980-11-12 | 1980-11-12 | 可変長演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5783846A JPS5783846A (en) | 1982-05-25 |
| JPS607813B2 true JPS607813B2 (ja) | 1985-02-27 |
Family
ID=15691241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15932180A Expired JPS607813B2 (ja) | 1980-11-12 | 1980-11-12 | 可変長演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607813B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512821Y2 (ja) * | 1987-09-25 | 1993-04-05 |
-
1980
- 1980-11-12 JP JP15932180A patent/JPS607813B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5783846A (en) | 1982-05-25 |
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