JPS6080247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6080247A JPS6080247A JP58187924A JP18792483A JPS6080247A JP S6080247 A JPS6080247 A JP S6080247A JP 58187924 A JP58187924 A JP 58187924A JP 18792483 A JP18792483 A JP 18792483A JP S6080247 A JPS6080247 A JP S6080247A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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- H—ELECTRICITY
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- H10W10/10—Isolation regions comprising dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関する。
従来、半導体装置の素子分離技術としては植種のものが
あるが、そのうち素子領域の半導体基板と素子分離絶縁
膜との表面を平坦化するために半導体基板をエツチング
し、そのエツチング領域に絶縁膜を埋設する技術が知ら
れている。
あるが、そのうち素子領域の半導体基板と素子分離絶縁
膜との表面を平坦化するために半導体基板をエツチング
し、そのエツチング領域に絶縁膜を埋設する技術が知ら
れている。
こうした埋込み式の素子分離技術を用い、２層ダート電
極構造のＭＯＳダイナミックＲＡＭ ’ｉ製造する場合
について第１図０〜（ｉ）、第２図及び第３図を参照し
て説明する。
極構造のＭＯＳダイナミックＲＡＭ ’ｉ製造する場合
について第１図０〜（ｉ）、第２図及び第３図を参照し
て説明する。
まず、例えばＰ型シリコン基板１表面に厚さ約５００Ｘ
の熱酸化膜２を形成し、更に全面に 、厚さ約０．７μ
ｍのＡｔ膜３を蒸着した後、このＡｔ膜３を写真蝕刻法
によりパターニングする。このＡｔ膜３の・リーン下の
元板１領域が素子領域となる。次に、このｋｌ膜３のノ
ｆターンをマスクとして前記熱酸化膜２を反応性イオン
エッチング（ＲＩＥ ）によりエツチングし、更に基板
１をＲＩＥにより例えば深さ約１μｍまでエツチングす
る。この基板１のエツチング領域が素子分離領域となる
（第１図（＆）図示）。つづいて、全面にプラズマＣＶ
Ｄ法によシ厚さ約１．５μｍのプラズマ５ＩＯ２膜４を
堆積する（同図（ｂ）図示）。つづいて、このプラズマ
Ｓｉｎ、、膜４をフッ化アンモニウムを用いてエツチン
グする。この際、プラズマ５ｔＯ２膜４はその段差部で
膜厚が薄く、かつ膜質が悪いので段差部がエツチング除
去される（同図（Ｃ）図示）。つづいて、例えば硫酸と
過酸化水素との混合液でＡｔ膜３のパターンをエツチン
グ除去し、その上に残存しているプラズマ５ＩＯ２膜４
をリフトオフした後、前記熱酸化膜２をエツチング除去
する。この結果、基板Ｊの素子領域の側壁と素子分離領
域に埋設されたプラズマ５ＩＯ２膜４との間にＶ溝が形
成された状態となる（同図（ｄ）図示）。
の熱酸化膜２を形成し、更に全面に 、厚さ約０．７μ
ｍのＡｔ膜３を蒸着した後、このＡｔ膜３を写真蝕刻法
によりパターニングする。このＡｔ膜３の・リーン下の
元板１領域が素子領域となる。次に、このｋｌ膜３のノ
ｆターンをマスクとして前記熱酸化膜２を反応性イオン
エッチング（ＲＩＥ ）によりエツチングし、更に基板
１をＲＩＥにより例えば深さ約１μｍまでエツチングす
る。この基板１のエツチング領域が素子分離領域となる
（第１図（＆）図示）。つづいて、全面にプラズマＣＶ
Ｄ法によシ厚さ約１．５μｍのプラズマ５ＩＯ２膜４を
堆積する（同図（ｂ）図示）。つづいて、このプラズマ
Ｓｉｎ、、膜４をフッ化アンモニウムを用いてエツチン
グする。この際、プラズマ５ｔＯ２膜４はその段差部で
膜厚が薄く、かつ膜質が悪いので段差部がエツチング除
去される（同図（Ｃ）図示）。つづいて、例えば硫酸と
過酸化水素との混合液でＡｔ膜３のパターンをエツチン
グ除去し、その上に残存しているプラズマ５ＩＯ２膜４
をリフトオフした後、前記熱酸化膜２をエツチング除去
する。この結果、基板Ｊの素子領域の側壁と素子分離領
域に埋設されたプラズマ５ＩＯ２膜４との間にＶ溝が形
成された状態となる（同図（ｄ）図示）。
次いで、とのＶ溝を埋めるように全面に厚さ約１．５μ
ｍのＣｖＤＳＩＯ２膜６を堆積し、更に全面に厚さ約０
．８μｍのホトレジスト６を塗布して全面炎平坦化する
（同図（ｅ）図示）。つづいて、ホトレジスト６とＣｖ
ＤＳｌｏ２膜５とのエツチングレートを同一に設定して
、両者をＲＩＥにより基板ｌの素子領域表面が露出する
までエツチングする。この結果、残存しているプラズマ
５ＩＯ２膜４とＶ溝に埋込まれたＣＶＤ ８１０□膜５
とにより、その表面が基板１の素子領域表面と一致した
フィールド酸化膜（素子分離絶縁膜）７が形成される（
同図（ｆ）図示）。つづいて、熱酸化全行ない基板ノの
素子領域表面に厚さ約ａｏｏｌの第１のダート酸化膜８
を形成する。つづいて、全面に厚さ４０００Ｘの第１の
多結晶シリコン膜を堆積し、これをパターニングしてキ
ャパシタ電極９を形成した後、このキャパシタ電極９を
マスクとして前記第１のグーｉｔ化暎８の露出した部分
をエツチング除去する。この際、露出したフィールド酸
化膜７の表面も第１のケ゛−ト酸化膜８の膜厚程度エツ
チングされる（同図（ｇ）図示）。
ｍのＣｖＤＳＩＯ２膜６を堆積し、更に全面に厚さ約０
．８μｍのホトレジスト６を塗布して全面炎平坦化する
（同図（ｅ）図示）。つづいて、ホトレジスト６とＣｖ
ＤＳｌｏ２膜５とのエツチングレートを同一に設定して
、両者をＲＩＥにより基板ｌの素子領域表面が露出する
までエツチングする。この結果、残存しているプラズマ
５ＩＯ２膜４とＶ溝に埋込まれたＣＶＤ ８１０□膜５
とにより、その表面が基板１の素子領域表面と一致した
フィールド酸化膜（素子分離絶縁膜）７が形成される（
同図（ｆ）図示）。つづいて、熱酸化全行ない基板ノの
素子領域表面に厚さ約ａｏｏｌの第１のダート酸化膜８
を形成する。つづいて、全面に厚さ４０００Ｘの第１の
多結晶シリコン膜を堆積し、これをパターニングしてキ
ャパシタ電極９を形成した後、このキャパシタ電極９を
マスクとして前記第１のグーｉｔ化暎８の露出した部分
をエツチング除去する。この際、露出したフィールド酸
化膜７の表面も第１のケ゛−ト酸化膜８の膜厚程度エツ
チングされる（同図（ｇ）図示）。
つづいて、例えば８５０℃の低温ウェット酸素雰囲気中
で熱酸化を行ない、キャパシタ電極９表面に厚さ約４０
００Ｘの熱酸化膜１０ｆ形成する。これと同時に露出し
た基板１の素子領域表面にも図示しない厚さ約５００Ｘ
の熱酸化膜が形成される。つづいて、この基板ｌの素子
領域表面の熱酸化膜をエツチング除去する。この際、露
出したフィールド酸化膜７及びキャパシタ電極９上の熱
酸化膜ｌＯの表面も図示しない熱酸化膜の膜厚程度エツ
チングされる（同図（ｈ）図示）。
で熱酸化を行ない、キャパシタ電極９表面に厚さ約４０
００Ｘの熱酸化膜１０ｆ形成する。これと同時に露出し
た基板１の素子領域表面にも図示しない厚さ約５００Ｘ
の熱酸化膜が形成される。つづいて、この基板ｌの素子
領域表面の熱酸化膜をエツチング除去する。この際、露
出したフィールド酸化膜７及びキャパシタ電極９上の熱
酸化膜ｌＯの表面も図示しない熱酸化膜の膜厚程度エツ
チングされる（同図（ｈ）図示）。
次いで、熱酸化を行ないふに出した基板ｌの素子領域表
面に厚さ約３００Ｘの第２のケ゛−ト酸化膜１１を形成
する。つづいて、全面に厚さ約４０００１の第２の多結
晶シリコン膜を堆積した後、これヲノやターニングして
トランスファダート電極１２を形成する（同図（１）図
示）。以下、トランスファダート電極１２をマスクとす
るｎ型不純物のイオン注入と熱処理により素子領域に図
示しないｎ°１純物領域を形成し、更に眉間絶縁膜の堆
積、コンタクトホール開孔及び配線形成を行ない、ＭＯ
Ｓ ｄ ＲＡＭを製造する。
面に厚さ約３００Ｘの第２のケ゛−ト酸化膜１１を形成
する。つづいて、全面に厚さ約４０００１の第２の多結
晶シリコン膜を堆積した後、これヲノやターニングして
トランスファダート電極１２を形成する（同図（１）図
示）。以下、トランスファダート電極１２をマスクとす
るｎ型不純物のイオン注入と熱処理により素子領域に図
示しないｎ°１純物領域を形成し、更に眉間絶縁膜の堆
積、コンタクトホール開孔及び配線形成を行ない、ＭＯ
Ｓ ｄ ＲＡＭを製造する。
このようにして製造されたＭＯＳ ｄ ＲＡＭの平面図
は第２図に示すようなものである。なお、第１図（＃）
は第２図の１−１腺に清う断面図である。
は第２図に示すようなものである。なお、第１図（＃）
は第２図の１−１腺に清う断面図である。
また、第３図に第２図のｍ−ｍａｔに溢う断面図を示す
。
。
上述した素子分離技術を用いれば、一般的に用いられて
いる選択酸化法と異なり、フィールド酸化膜の横方向の
拡がり（いわゆるバーズビーク）が発生しないので、微
細なフィールド酸化膜を形成でき素子の高集積化にとっ
て有利となるが、同時に以下のような問題点を有する。
いる選択酸化法と異なり、フィールド酸化膜の横方向の
拡がり（いわゆるバーズビーク）が発生しないので、微
細なフィールド酸化膜を形成でき素子の高集積化にとっ
て有利となるが、同時に以下のような問題点を有する。
すなわち、第１図０）の工程でキャパシタ電極９ｆ、マ
スクとして第１のダート酸化膜８の露出した部分をエツ
チング除去する際及び同図（ｈ）の工程でキャパシタ電
極９表面の熱酸化膜１０と同時に形成される基板１の素
子領域表面の図示しない熱酸化膜をエッチジグ除去する
際、それぞれ露出したフィールド酸化８７表面もエツチ
ングされる。このため、基板Ｊの素子領域表面と露出し
たフィールド酸化膜７の表面との間には、オーバーエツ
チング分も含めると約１０００にの段差が生じる。この
結果、第３図に示すようにトランスファゲート電極Ｊ２
がフィールド酸化膜７上にも延在しているところでハ、
トランスファダート電極１２に電圧を印加すると、基板
１の素子領域の端部７ａ、ＪａにおいてＸ方向（水平方
向）とＹ方向（鉛直方向）との電界が重なり合って電界
集中が起こる。したがって、素子領域の端部１＆、１＆
では第２のダート酸化膜Ｊ１への電荷の注入が多くなり
、第２のダート酸化膜１１の破壊が起こり易くなる。
スクとして第１のダート酸化膜８の露出した部分をエツ
チング除去する際及び同図（ｈ）の工程でキャパシタ電
極９表面の熱酸化膜１０と同時に形成される基板１の素
子領域表面の図示しない熱酸化膜をエッチジグ除去する
際、それぞれ露出したフィールド酸化８７表面もエツチ
ングされる。このため、基板Ｊの素子領域表面と露出し
たフィールド酸化膜７の表面との間には、オーバーエツ
チング分も含めると約１０００にの段差が生じる。この
結果、第３図に示すようにトランスファゲート電極Ｊ２
がフィールド酸化膜７上にも延在しているところでハ、
トランスファダート電極１２に電圧を印加すると、基板
１の素子領域の端部７ａ、ＪａにおいてＸ方向（水平方
向）とＹ方向（鉛直方向）との電界が重なり合って電界
集中が起こる。したがって、素子領域の端部１＆、１＆
では第２のダート酸化膜Ｊ１への電荷の注入が多くなり
、第２のダート酸化膜１１の破壊が起こり易くなる。
このような問題は上述した素子分離技術を用い、ＭＯＳ
ｄ ＲＡＭを製造する場合に限らず、一般に半導体基
板の一部を選択的にエツチングし、そのエツチング領域
に素子分離絶縁膜を埋設した後、素子領域に１度絶縁膜
を形成して少なくともその一部をエツチング除去し、再
び露出した素子領域に絶縁膜を形成する工８を有する半
導体装置ＯＳ造方法では生じるおそれがちる。
ｄ ＲＡＭを製造する場合に限らず、一般に半導体基
板の一部を選択的にエツチングし、そのエツチング領域
に素子分離絶縁膜を埋設した後、素子領域に１度絶縁膜
を形成して少なくともその一部をエツチング除去し、再
び露出した素子領域に絶縁膜を形成する工８を有する半
導体装置ＯＳ造方法では生じるおそれがちる。
本発明は上記事情に鑑みてなされたものであり、基板の
素子領域の端部における電界集中による絶縁膜の破壊を
防止し得る半導体装置の製造方法を提供しようとするも
のである。
素子領域の端部における電界集中による絶縁膜の破壊を
防止し得る半導体装置の製造方法を提供しようとするも
のである。
本発明の半導体装置の製造方法は、埋込み式の素子分離
技術を用いる半導体装置の製造方法において、素子分離
絶縁膜によって囲まれた基板の素子領域表面に絶縁膜を
形成する前に、露出した基板をエツチングすることによ
シ基板六面と素子分離絶縁膜表面とを平坦化するか、ま
たは基板表面を素子分離絶縁膜表面より低くすることを
特徴とするものである。
技術を用いる半導体装置の製造方法において、素子分離
絶縁膜によって囲まれた基板の素子領域表面に絶縁膜を
形成する前に、露出した基板をエツチングすることによ
シ基板六面と素子分離絶縁膜表面とを平坦化するか、ま
たは基板表面を素子分離絶縁膜表面より低くすることを
特徴とするものである。
こうした方法によれば、絶縁膜上に電＠全形成し、この
電極に電圧を印加しても基板の素子領域の端部に電界が
集中することがなく、絶縁膜の破壊を防止できる。
電極に電圧を印加しても基板の素子領域の端部に電界が
集中することがなく、絶縁膜の破壊を防止できる。
以下、本発明の実施例を第４図（−）〜（、）及び第５
図を参照して説明する。なお、第１図（、）〜（ｉ）％
第２図及び第３図と同一の領域には同一番号を付して説
明を省略する。
図を参照して説明する。なお、第１図（、）〜（ｉ）％
第２図及び第３図と同一の領域には同一番号を付して説
明を省略する。
第４図（＆）は従来の方法と同様に＠１図（ｈ）までの
工程を経た状態を示す。すなわち、Ｐ型シリコン基板Ｊ
の一部を選択的にエツチングし、そのエツチング領域に
フィールド酸化膜７を埋設した後、素子領域表面に厚さ
約３００Ｘの第１のダート酸化膜８を形成し、更に全面
に堆積された第１の多結晶シリコン膜ヲ・クターニング
してキャパシタ電極９を形成した後、このキャパシタ電
極９をマスクとして第１のダート酸化膜８の露出した部
分をエツチング除去する。仄いで、熱酸化を行ないキヤ
・ｒシタ電極９表面に厚さ約４０００にの熱酸化膜１０
を、また露出した基板１の素子領域表面に厚さ約５００
Ｘの図示しない熱酸化膜を形成した後、素子領域表面の
熱酸化膜をエツチング除去する。この段階で基板Ｊの素
子領域表面と露出したフィールド酸化ている（第４図（
、）図示）。この後、露出した基板１の素子領域表面を
ＫＯｆＩを用いて約１０００Ｘエツチングして露出した
基板Ｊの素子領域表面と露出したフィールド酸化膜７表
面とを平坦化する（同図（ｂ）図示）。次いで、露出し
た基板１の素子領域表向に厚さ約３００Ｘの第２のダー
ト酸化膜Ｊ１を形成する。つづいて、全面に厚さ約４０
００Ｘの第２の多結晶シリコンｇｔ堆積シタ後、ノ母タ
ーニングしてトランスファゲート電極１２を形成する（
第４図（Ｃ）及び第５図図示）。
工程を経た状態を示す。すなわち、Ｐ型シリコン基板Ｊ
の一部を選択的にエツチングし、そのエツチング領域に
フィールド酸化膜７を埋設した後、素子領域表面に厚さ
約３００Ｘの第１のダート酸化膜８を形成し、更に全面
に堆積された第１の多結晶シリコン膜ヲ・クターニング
してキャパシタ電極９を形成した後、このキャパシタ電
極９をマスクとして第１のダート酸化膜８の露出した部
分をエツチング除去する。仄いで、熱酸化を行ないキヤ
・ｒシタ電極９表面に厚さ約４０００にの熱酸化膜１０
を、また露出した基板１の素子領域表面に厚さ約５００
Ｘの図示しない熱酸化膜を形成した後、素子領域表面の
熱酸化膜をエツチング除去する。この段階で基板Ｊの素
子領域表面と露出したフィールド酸化ている（第４図（
、）図示）。この後、露出した基板１の素子領域表面を
ＫＯｆＩを用いて約１０００Ｘエツチングして露出した
基板Ｊの素子領域表面と露出したフィールド酸化膜７表
面とを平坦化する（同図（ｂ）図示）。次いで、露出し
た基板１の素子領域表向に厚さ約３００Ｘの第２のダー
ト酸化膜Ｊ１を形成する。つづいて、全面に厚さ約４０
００Ｘの第２の多結晶シリコンｇｔ堆積シタ後、ノ母タ
ーニングしてトランスファゲート電極１２を形成する（
第４図（Ｃ）及び第５図図示）。
なお、第４図（Ｃ）は従来の第１図０）（第２図の■−
１線に涜う断面図）に、また第５図は従来の第３図（第
２図の■−■線に沿う断面図）にそれぞれ対応するもの
である。
１線に涜う断面図）に、また第５図は従来の第３図（第
２図の■−■線に沿う断面図）にそれぞれ対応するもの
である。
以下、トランスファゲート電極Ｊ２をマスクとする口型
不純物のイオン注入と熱処理により素子領域に図示しな
いｎ−一不純物・領域を形成し、更に層間絶縁膜の堆積
、コンタクトホール開孔及び配線形成を行ない、ＭＯＳ
ｄ ＲＡＭ ｔ−製造する。
不純物のイオン注入と熱処理により素子領域に図示しな
いｎ−一不純物・領域を形成し、更に層間絶縁膜の堆積
、コンタクトホール開孔及び配線形成を行ない、ＭＯＳ
ｄ ＲＡＭ ｔ−製造する。
１、かして、上述した方法によれば、第２０ダ−ト酸化
膜１ノを形成する前に露出した基板１の素子領域表面を
エツチングすることにより基板１の素子領域表面とフィ
ールド酸化膜７の表面との間の段差をなくしているので
、その後第２のダート酸化膜１１及びトランスファゲー
ト電極ノ２を形成しても第５図に示す如く基板Ｊの素子
領域の端部における電界集中はなく、第２のダート酸化
膜１１の破壊を防止することができる。
膜１ノを形成する前に露出した基板１の素子領域表面を
エツチングすることにより基板１の素子領域表面とフィ
ールド酸化膜７の表面との間の段差をなくしているので
、その後第２のダート酸化膜１１及びトランスファゲー
ト電極ノ２を形成しても第５図に示す如く基板Ｊの素子
領域の端部における電界集中はなく、第２のダート酸化
膜１１の破壊を防止することができる。
なお、上記実施例では露出した基板の素子領域表面と露
出したフィールド酸化膜表面とを平坦化する場合につい
て説明したが、基板の素子領域表面のエツチング量を増
やし、基板の素子領域表面をフィールド酸化膜野面より
低くしてもよい。
出したフィールド酸化膜表面とを平坦化する場合につい
て説明したが、基板の素子領域表面のエツチング量を増
やし、基板の素子領域表面をフィールド酸化膜野面より
低くしてもよい。
また、本発明方法は上記実施例の素子分離技術を用い、
ＭＯＳ ｄ ＲＡＭを製造する場合に限らず、池の埋込
み式の素子分離技術を用い、池の半導体装置を製造する
場合にも同様に適用できる。
ＭＯＳ ｄ ＲＡＭを製造する場合に限らず、池の埋込
み式の素子分離技術を用い、池の半導体装置を製造する
場合にも同様に適用できる。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、埋込み式の素子分離技術を用いて素子分離絶縁膜を
微細化するという長所を維持しつつ、ダート絶縁膜等の
破壊を防止して半導体装置の信頼性を向上できる等顕著
な効果を奏するものである。
ば、埋込み式の素子分離技術を用いて素子分離絶縁膜を
微細化するという長所を維持しつつ、ダート絶縁膜等の
破壊を防止して半導体装置の信頼性を向上できる等顕著
な効果を奏するものである。
第１図（ａ） 〜（ｉ）は従来のＭ２Ｏｄ ＲＡＭの製
造方法を示す断面図、第２図は従来の方法により製造さ
れたＭＯＳ ｄ ＲＡＭの平面図、第３図は第２図の■
−■線に溢う断面図、第４図（ａ）〜（Ｃ）及び第５図
は本発明の実施例におけるＭＯＳ ｄ ＲＡＭの製造方
法を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・熱酸化膜、３・・
・Ａｔ膜、４・・・グラダマ５ＩＯ２膜、５・・・Ｃｖ
ＤＳ１０２膜、６・・・ホトレジスト、７・・・フィー
ルド酸化膜、８・・・第１のダート酸化膜、９・・・キ
ャパシタ電極、１０・・・熱酸化膜、１１・・・第２の
ゲート酸化膜、１２・・・トランスファダート電極。
造方法を示す断面図、第２図は従来の方法により製造さ
れたＭＯＳ ｄ ＲＡＭの平面図、第３図は第２図の■
−■線に溢う断面図、第４図（ａ）〜（Ｃ）及び第５図
は本発明の実施例におけるＭＯＳ ｄ ＲＡＭの製造方
法を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・熱酸化膜、３・・
・Ａｔ膜、４・・・グラダマ５ＩＯ２膜、５・・・Ｃｖ
ＤＳ１０２膜、６・・・ホトレジスト、７・・・フィー
ルド酸化膜、８・・・第１のダート酸化膜、９・・・キ
ャパシタ電極、１０・・・熱酸化膜、１１・・・第２の
ゲート酸化膜、１２・・・トランスファダート電極。
Claims (2)
- （１） 半導体基板の一部を選択的にエツチングし、該
基板のエツチング領域に素子分離絶縁膜を埋設する工程
を有する半導体装置の製造方法において、前記素子分離
絶縁膜によって囲まれた基板表面に絶縁膜を形成する前
に、露出した基板をエツチングすることにより基板表面
と素子分離絶縁膜表面とを平坦化するが、または基板表
面を素子分離絶縁膜表面より低くすることを特徴とする
半導体装置の製造方法。 - （２）２層以上のダート電極を有する半導体装置の第２
以後のｒ−ト電極下のダート絶縁膜を形成する前に、該
ダート絶縁膜が形成される箇所の露出した基板をエツチ
ングすることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187924A JPS6080247A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187924A JPS6080247A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080247A true JPS6080247A (ja) | 1985-05-08 |
Family
ID=16214584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187924A Pending JPS6080247A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080247A (ja) |
-
1983
- 1983-10-07 JP JP58187924A patent/JPS6080247A/ja active Pending
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