JPS6080318A - ドライバ回路 - Google Patents
ドライバ回路Info
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- JPS6080318A JPS6080318A JP58188393A JP18839383A JPS6080318A JP S6080318 A JPS6080318 A JP S6080318A JP 58188393 A JP58188393 A JP 58188393A JP 18839383 A JP18839383 A JP 18839383A JP S6080318 A JPS6080318 A JP S6080318A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、トライステート出力機能を有するドライバ回
路に関するものである。
路に関するものである。
パルス波形を出力するドライバ回路に於て、高速、高タ
イミング精度でかつトライステート機能を保有するもの
が必要となることがめるが、一般にこれらの項目を同時
に満足させることへ困難である。
イミング精度でかつトライステート機能を保有するもの
が必要となることがめるが、一般にこれらの項目を同時
に満足させることへ困難である。
以下、従来の回路を図面を用いて説明する。
トライステート機能を有するドライバ回路は、第１図に
示すように、固体スイッチを基本回路とする出力用のス
イッチ回路１．２と、これらを機能的に制御する論理演
算部３とから構成される。
示すように、固体スイッチを基本回路とする出力用のス
イッチ回路１．２と、これらを機能的に制御する論理演
算部３とから構成される。
出力状態に、高、低の２つの電位と、高出力インピーダ
ンスの状態を有する能力がトライステート慎能と呼はれ
るが、高出力インピーダンス状態の実現の為には、出力
部の回路を、増幅器の形態ではなく、スイッチの形態と
する必要がある。このスイッチ回路１，２には、一般に
、バイポーラ・トランジスタ、電界効果トランジスタ（
以下ＦＥＴと略す）が用いられ、これが２つ用意されて
、各々高、低、２つの電圧源４゜５に接続され、交互に
ＯＮ 、ＯＦＦすることで高、低の出力状態を、また双
方ともＯＦＦすることで高出力インピーダンスを出力す
る。これによりトライステート機能が実現される。
ンスの状態を有する能力がトライステート慎能と呼はれ
るが、高出力インピーダンス状態の実現の為には、出力
部の回路を、増幅器の形態ではなく、スイッチの形態と
する必要がある。このスイッチ回路１，２には、一般に
、バイポーラ・トランジスタ、電界効果トランジスタ（
以下ＦＥＴと略す）が用いられ、これが２つ用意されて
、各々高、低、２つの電圧源４゜５に接続され、交互に
ＯＮ 、ＯＦＦすることで高、低の出力状態を、また双
方ともＯＦＦすることで高出力インピーダンスを出力す
る。これによりトライステート機能が実現される。
論理演算９３は、上記のスイッチ回路１，２のＯＮ・Ｏ
Ｆ’Ｆを機能的に制御するために設けられている。トラ
イステート機能を持つドライバ回路の人力としては、高
、低の２つの出力電位な指定する２値入力と、電位出力
状態と高出力インピーダンス状態とを指定する２値入力
の２つの入力端子ｔ１ 、ｔ２を設けることがドライバ
回路の機能上有益である。この２つの入力により、出力
部の各々のスイッチ回路１，２を制御する２つの出力を
作り出すために、この論理回路部３が設けられる。スイ
ッチ回路１，２には、出力波形の対称性と高出力インピ
ーダンス状態の完全性を実現するために、たとえばＰＮ
Ｐ ）ランジスタとＮＰＮ ）ランジスタ、Ｐｃｈ、Ｐ
ＥＴとＮｃｈ 。
Ｆ’Ｆを機能的に制御するために設けられている。トラ
イステート機能を持つドライバ回路の人力としては、高
、低の２つの出力電位な指定する２値入力と、電位出力
状態と高出力インピーダンス状態とを指定する２値入力
の２つの入力端子ｔ１ 、ｔ２を設けることがドライバ
回路の機能上有益である。この２つの入力により、出力
部の各々のスイッチ回路１，２を制御する２つの出力を
作り出すために、この論理回路部３が設けられる。スイ
ッチ回路１，２には、出力波形の対称性と高出力インピ
ーダンス状態の完全性を実現するために、たとえばＰＮ
Ｐ ）ランジスタとＮＰＮ ）ランジスタ、Ｐｃｈ、Ｐ
ＥＴとＮｃｈ 。
ＦＥＴという様に、相補的な素子を用いるのが特性的に
よく、これが一般的なので、論理演算部６は、第２図に
示すように、論理積、和、否定を組み合わせたものにな
る。この回路図中には、スイッチの駆動タイミングを一
致させるのに必要なバッファ回路と駆動用のインターフ
ェイス回路が設けである。
よく、これが一般的なので、論理演算部６は、第２図に
示すように、論理積、和、否定を組み合わせたものにな
る。この回路図中には、スイッチの駆動タイミングを一
致させるのに必要なバッファ回路と駆動用のインターフ
ェイス回路が設けである。
このような従来手法によるトライステート機能を持った
ドライバ回路では、出力タイミング精度が悪く、２つの
入力から出力に至る伝播遅延時間が等しくないなどの問
題を生ずる。
ドライバ回路では、出力タイミング精度が悪く、２つの
入力から出力に至る伝播遅延時間が等しくないなどの問
題を生ずる。
前者の問題点は論理演算部３０回路が複雑であることに
起因する。すべからく論理回路は伝播遅延時間とジ、り
を伴なうが、従来の回路では、入力端子ｔｔ、ｔ２に与
えられた信号が出力部に達するまでに通過する論理回路
の段数が多いため、各段で発生する伝播遅延時間のバラ
ツキとジッタが累積して大きなものとなり、ドライバの
出力のタイミング精度が悪化する。
起因する。すべからく論理回路は伝播遅延時間とジ、り
を伴なうが、従来の回路では、入力端子ｔｔ、ｔ２に与
えられた信号が出力部に達するまでに通過する論理回路
の段数が多いため、各段で発生する伝播遅延時間のバラ
ツキとジッタが累積して大きなものとなり、ドライバの
出力のタイミング精度が悪化する。
後者の問題点は第２図の回路に於て、入力■と入力＠と
で、信号が通過する回路の段数が異なることに起因する
。同図では入力＠の方が回路の段数が多いため、入力■
によるｔｉｕａは入力■のそれよりも遅く、制御のタイ
ミングの一致が得られない。この一致を得たい場合には
、入力■の径路にバッファ回路を追加すれば実現可能で
あるが、使用素子間の伝播遅延時間の差異によシ、その
一致は必ずしも精度の肯いものではなく、また、信号径
路の回路段数が増加するため、前者の問題点が増大する
。
で、信号が通過する回路の段数が異なることに起因する
。同図では入力＠の方が回路の段数が多いため、入力■
によるｔｉｕａは入力■のそれよりも遅く、制御のタイ
ミングの一致が得られない。この一致を得たい場合には
、入力■の径路にバッファ回路を追加すれば実現可能で
あるが、使用素子間の伝播遅延時間の差異によシ、その
一致は必ずしも精度の肯いものではなく、また、信号径
路の回路段数が増加するため、前者の問題点が増大する
。
以上説明したように従来の回路は、出力タイミング精度
が悪く、２つの入力から出力に至る伝播遅延時間が等し
くないという欠点を有していたつ 〔発明の目的〕 本発明の目的は、冒速、高タイミング精度のトライステ
ート機能を有するドライノ（回路を提供することにある
。
が悪く、２つの入力から出力に至る伝播遅延時間が等し
くないという欠点を有していたつ 〔発明の目的〕 本発明の目的は、冒速、高タイミング精度のトライステ
ート機能を有するドライノ（回路を提供することにある
。
本発明は、出力レベルとしてハイレベルとロウレベル並
びに両者の間の第３０レベルを有し具備した２つの出力
端子の各々より上記６種のレベルのうち２種以上を出力
する能力を有する３値出力の第１の差動増幅器と、この
第１の差−Ｉ僧Ｉ匡競の出力を１つの入力とする第２．
第３の差動増幅器を具備し、この第２．第３の差動増幅
器の出力によシスイツチング素子を制御するように構成
したことを特徴とする。
びに両者の間の第３０レベルを有し具備した２つの出力
端子の各々より上記６種のレベルのうち２種以上を出力
する能力を有する３値出力の第１の差動増幅器と、この
第１の差−Ｉ僧Ｉ匡競の出力を１つの入力とする第２．
第３の差動増幅器を具備し、この第２．第３の差動増幅
器の出力によシスイツチング素子を制御するように構成
したことを特徴とする。
従来例で説明したタイミング精度と、２つの入力からの
伝播遅延時間の差異の問題点は、ドライバ回路中、論理
演算部の回路に起因する。
伝播遅延時間の差異の問題点は、ドライバ回路中、論理
演算部の回路に起因する。
この部分を少ない素子数で、２つの入力からの伝播遅延
時間が等しくなるべく２つの入力に対して対称な回路構
成で実現できれば、前記問題点を解決することができる
。
時間が等しくなるべく２つの入力に対して対称な回路構
成で実現できれば、前記問題点を解決することができる
。
これは論理演算部の回路構成を多値の電位を用いたもの
とすれば実現することができる。従来から論理回路は電
圧又は電流の２値性に着目して回路が構成されているが
、これを多値に着目して、論理和、積、その否定を同時
に演算する回路を導入することによって、前記の問題点
が解決される。
とすれば実現することができる。従来から論理回路は電
圧又は電流の２値性に着目して回路が構成されているが
、これを多値に着目して、論理和、積、その否定を同時
に演算する回路を導入することによって、前記の問題点
が解決される。
多値の電位を用いた論理ゲート回路な第６図に示す。本
回路は基本的に差動増幅器で構成されている。出力に近
い２つの差動増幅器Ｃ２、ＣｓはＥＣＬ論理回路などに
見られる通常の回路構成であるが、入力■に接続された
、差動増幅器Ｃ１はダイオードＤＩ、ｌ）２を用いて非
線形特性な示す回路と抵抗の組合わせを利用した回路で
、多値の電位の組合わせを発生する２種の回路である。
回路は基本的に差動増幅器で構成されている。出力に近
い２つの差動増幅器Ｃ２、ＣｓはＥＣＬ論理回路などに
見られる通常の回路構成であるが、入力■に接続された
、差動増幅器Ｃ１はダイオードＤＩ、ｌ）２を用いて非
線形特性な示す回路と抵抗の組合わせを利用した回路で
、多値の電位の組合わせを発生する２種の回路である。
以下、差動増幅器Ｃ１の回路動作を説明する。
トランジスタＴ５．．Ｉｌｌ ６は定電流源■とともに
差動増幅回路を形成している。ダイオードＤ２は負荷抵
抗Ｒ２からトランジスタＴ５に至る電流経路を形成する
。すなわち、トランジスタ′ｒ５のコレクタ市原は、２
つの負荷抵抗Ｒ１，Ｒ２を駆動する。
差動増幅回路を形成している。ダイオードＤ２は負荷抵
抗Ｒ２からトランジスタＴ５に至る電流経路を形成する
。すなわち、トランジスタ′ｒ５のコレクタ市原は、２
つの負荷抵抗Ｒ１，Ｒ２を駆動する。
ダイオードＤ１はダイオードＤ２の順方向電圧降下を補
償する目的で設けたものである。
償する目的で設けたものである。
ここで、トランジスタＴ５の入力■の電位が、トラジス
タＴ６のペースの電位よりも高い場合、トランジスタＴ
５のみが導通し、このトランジスタＴ５のコレクタ電流
は喧源電圧十ＶＣＣよｐ２つの負荷抵抗ル１．Ｒ２と２
つのダイオードＤ＋、Ｄ２を経て供給される。このとき
、２つのダイオードＤ＋ 、Ｄ２１７） 作用Ｋ ヨＤ
、２つノ出カ端子ｏＴ１．ｏＴ２には等しい電位ｖ１が
得られる。この状態を８１と呼ぶことにする。
タＴ６のペースの電位よりも高い場合、トランジスタＴ
５のみが導通し、このトランジスタＴ５のコレクタ電流
は喧源電圧十ＶＣＣよｐ２つの負荷抵抗ル１．Ｒ２と２
つのダイオードＤ＋、Ｄ２を経て供給される。このとき
、２つのダイオードＤ＋ 、Ｄ２１７） 作用Ｋ ヨＤ
、２つノ出カ端子ｏＴ１．ｏＴ２には等しい電位ｖ１が
得られる。この状態を８１と呼ぶことにする。
一方、トランジスタＴ６のペース’ｉＪｌが入力■のそ
れよシも高い場合には、ダイオードＤ２の非直線性によ
り、トランジスタＴ６のコレクタ′成流は負荷抵抗Ｒ２
の経路のみのものになシ、出力端子ＯＴ１の電位は電源
電圧＋Ｖｃｃに等しくなり、出力端子ＯＴ ２の電位は
電源電圧Ｖｃｃから負荷抵抗Ｒ２と電流Ｉによる電圧降
下を差し引いた値Ｖ２になる。この状態を８２と呼ぶこ
とにする。
れよシも高い場合には、ダイオードＤ２の非直線性によ
り、トランジスタＴ６のコレクタ′成流は負荷抵抗Ｒ２
の経路のみのものになシ、出力端子ＯＴ１の電位は電源
電圧＋Ｖｃｃに等しくなり、出力端子ＯＴ ２の電位は
電源電圧Ｖｃｃから負荷抵抗Ｒ２と電流Ｉによる電圧降
下を差し引いた値Ｖ２になる。この状態を８２と呼ぶこ
とにする。
状態Ｓ１では出力端子ＯＴ１．出カ端子ＯＴ２には同一
の電位Ｖ１が、また状態Ｓ２では２つの電位＋ＶＣＣ，
Ｖ２と、合計３種の電位が得られる。ここで負荷抵抗Ｒ
１，＆が同一値であれば、電位Ｖ１は電位十ＶＣＣ，Ｖ
２の相加平均になり、３種の電位の差（Ｖｃｃ−Ｖｌ）
と（Ｖｌ−Ｖ２ ）は等しくなる。
の電位Ｖ１が、また状態Ｓ２では２つの電位＋ＶＣＣ，
Ｖ２と、合計３種の電位が得られる。ここで負荷抵抗Ｒ
１，＆が同一値であれば、電位Ｖ１は電位十ＶＣＣ，Ｖ
２の相加平均になり、３種の電位の差（Ｖｃｃ−Ｖｌ）
と（Ｖｌ−Ｖ２ ）は等しくなる。
本回路の動作をより明確に衣わすべく、本回路の入・出
力特性な第４図に示している。第４図の右側が状態Ｓ１
であり、左側が状態Ｓ２である。
力特性な第４図に示している。第４図の右側が状態Ｓ１
であり、左側が状態Ｓ２である。
以下、本回路の持つ基本的性質について記述する。
本回路はその基礎を電流性回路である差動増幅器に置き
、能動素子は非飽和領域で動作するため、非常な高速動
作が可能である。ダイオードはトランジスタよシも高速
に動作するものが得られるが、トランジスタのエミッタ
・コレクタ間電圧の飽和特性はダイオードの状態遷移時
の過渡特性を吸収して高速動作の実現に寄与する。また
同じ特性が、ダイオードの順方向電圧降下を吸収し、２
つのダイオードが互いにその電圧を相殺するため、出力
電位は、定電流源Ｉ負荷抵抗Ｒ＋ 、Ｒ２、そして電源
電圧十Ｖｃｃの多値のみで決まる。したがって、出力電
位は、ダイオード、トランジスタの特性変化に不感であ
る。
、能動素子は非飽和領域で動作するため、非常な高速動
作が可能である。ダイオードはトランジスタよシも高速
に動作するものが得られるが、トランジスタのエミッタ
・コレクタ間電圧の飽和特性はダイオードの状態遷移時
の過渡特性を吸収して高速動作の実現に寄与する。また
同じ特性が、ダイオードの順方向電圧降下を吸収し、２
つのダイオードが互いにその電圧を相殺するため、出力
電位は、定電流源Ｉ負荷抵抗Ｒ＋ 、Ｒ２、そして電源
電圧十Ｖｃｃの多値のみで決まる。したがって、出力電
位は、ダイオード、トランジスタの特性変化に不感であ
る。
以上、本回路の説明をＮＰＮ型バイポーラ・トランジス
タを用いた回路で行なったが、本回路は′電源電圧とダ
イオードの極性を入れ替えることによ、！１）ＰＮＰ型
バイポーラ・トランジスタで構成することが可能であり
、また、ＦＥＴを用いて構成することもできる。
タを用いた回路で行なったが、本回路は′電源電圧とダ
イオードの極性を入れ替えることによ、！１）ＰＮＰ型
バイポーラ・トランジスタで構成することが可能であり
、また、ＦＥＴを用いて構成することもできる。
−さて第３図は上述した非線形差動増幅器Ｃ１を応用し
た論理演算ゲート回路を示す図である。
た論理演算ゲート回路を示す図である。
同図において差動対トランジスタは３組用意されておシ
、トランジスタＴ１．Ｔ２による差動増幅回路が本発明
による非線形差動増幅器を形成している。図中、ダイオ
ードＤｓ 、Ｄ＜ 、およびトランジスタＴ７〜Ｔ＋ｏ
は論理レベル補正用のレベルシフトのために設けられ、
各人・出力における論理レベルＨ（高電位側）、Ｌ（低
電位側）は共通である。また電圧源ＥはレベルＨとＬの
中点の電位を持っている。
、トランジスタＴ１．Ｔ２による差動増幅回路が本発明
による非線形差動増幅器を形成している。図中、ダイオ
ードＤｓ 、Ｄ＜ 、およびトランジスタＴ７〜Ｔ＋ｏ
は論理レベル補正用のレベルシフトのために設けられ、
各人・出力における論理レベルＨ（高電位側）、Ｌ（低
電位側）は共通である。また電圧源ＥはレベルＨとＬの
中点の電位を持っている。
入力■にレベルＨが与えられると非線型差動増幅器Ｃ１
はｍ述の状ａＱｓｔになカ、負荷抵抗Ｒ１゜Ｒ２４に等
しい重信Ｖ１を出力する。このとき電位Ｖ１を論理レベ
ルＨ，Ｌの中間電位となるように回路定数を設定してお
けば、トランジスタ対Ｔｌ、Ｔ２及びＴｓ、Ｔ４から成
る差動増幅器Ｃ２，Ｃ５は、出力０〜■にそれぞれ人力
■と同じ論理レベルの信号を出力する。
はｍ述の状ａＱｓｔになカ、負荷抵抗Ｒ１゜Ｒ２４に等
しい重信Ｖ１を出力する。このとき電位Ｖ１を論理レベ
ルＨ，Ｌの中間電位となるように回路定数を設定してお
けば、トランジスタ対Ｔｌ、Ｔ２及びＴｓ、Ｔ４から成
る差動増幅器Ｃ２，Ｃ５は、出力０〜■にそれぞれ人力
■と同じ論理レベルの信号を出力する。
また、入力■にレベルＬが与えられたときには、非線形
差動増幅ｄｃ１は前述の状態Ｓ２になり、その出力電位
はＶｃｃとｖ２の２つになるがここテ、Ｖｃｃはレベル
Ｈよシ高＜、Ｖ２はレベルＬよシも低い電位になるよう
に回路定数を選んでおけば、出力■〜■は入力■の論理
レベルに応じて、第５図に示すレベルになる。
差動増幅ｄｃ１は前述の状態Ｓ２になり、その出力電位
はＶｃｃとｖ２の２つになるがここテ、Ｖｃｃはレベル
Ｈよシ高＜、Ｖ２はレベルＬよシも低い電位になるよう
に回路定数を選んでおけば、出力■〜■は入力■の論理
レベルに応じて、第５図に示すレベルになる。
即ち出力■の論理は、入力■と■の信号の論理積であり
、出力■の論理は入力■の信号の反転と入力■の信号と
の論理和である。また、図中、トランジスタＴ２とＴｓ
のコレクタ電極から出力＠、■はそれぞれ出力■、■の
否定の論理を得る。
、出力■の論理は入力■の信号の反転と入力■の信号と
の論理和である。また、図中、トランジスタＴ２とＴｓ
のコレクタ電極から出力＠、■はそれぞれ出力■、■の
否定の論理を得る。
つまシ入力側の２つの多値発生回路の出力の電位の関係
は第５図に示したとおシで、この各出力′１位を後続の
差動増幅器ＣＩ、Ｃ２で比較して、論理ゲート演算を行
ない、第３図の回路では、図中の入力■、■の入力信号
ＡとＢに対して、出力■ｌ ｅ Ｉ■、■に＋［に、Ａ
−１１，Ａ−Ｈ，Ａ−１−８゜すことができるものであ
る。
は第５図に示したとおシで、この各出力′１位を後続の
差動増幅器ＣＩ、Ｃ２で比較して、論理ゲート演算を行
ない、第３図の回路では、図中の入力■、■の入力信号
ＡとＢに対して、出力■ｌ ｅ Ｉ■、■に＋［に、Ａ
−１１，Ａ−Ｈ，Ａ−１−８゜すことができるものであ
る。
この多値電位を用いた論理ゲート回路を導入して構成し
た高速、高タイミング精度のトライステート機能を有す
るドライバ回路を第６図に示す。
た高速、高タイミング精度のトライステート機能を有す
るドライバ回路を第６図に示す。
本回路の論理演算部のトランジスタＴＩ 、Ｔ２．、、
Ｔｌ。
Ｔｌ。
Ｔ４．Ｔｓ、Ｔ６は第３図の回路図中のトランジスタＴ
ｓ 、Ｔ６．Ｔｌ 、Ｔ２ 、Ｔｓ 、Ｔ４ Ｋそレソ
レ対応シテいル。
ｓ 、Ｔ６．Ｔｌ 、Ｔ２ 、Ｔｓ 、Ｔ４ Ｋそレソ
レ対応シテいル。
本回路中のトランジスタＴ７．Ｔ８は出方部ノスイ、子
回路でめシ、またトランジスタＴＡ２．Ｔ１３は定電流
回路で、トランジスタＴｐ、Ｔ＋ｏはこの定電流回路の
ＯＮ 、 ＯＦＦを行なうために設けられたも・のであ
る。この回路の第１図に示したブロック・ダイヤグラム
と同じ動作を行なう。
回路でめシ、またトランジスタＴＡ２．Ｔ１３は定電流
回路で、トランジスタＴｐ、Ｔ＋ｏはこの定電流回路の
ＯＮ 、 ＯＦＦを行なうために設けられたも・のであ
る。この回路の第１図に示したブロック・ダイヤグラム
と同じ動作を行なう。
この回路では、第３図の論理ゲート回路処変更を施して
電位のシフトを行ない、後段の差動増＠器の負荷を定電
流源とすることにょシ、第２図中に示した固体スイッチ
、駆動用のインターフェイスの機能を、論理演算部の素
子を用いて実現している。従って回路の構成素子数は少
ない。
電位のシフトを行ない、後段の差動増＠器の負荷を定電
流源とすることにょシ、第２図中に示した固体スイッチ
、駆動用のインターフェイスの機能を、論理演算部の素
子を用いて実現している。従って回路の構成素子数は少
ない。
第６図の回路が示すように、このドライバ回路では２つ
の固体スイッチに至る径路は、論理演算部中の最後の差
動増幅器の入力まで同一であるため、両固体スイッチを
駆動するタイミングが精度良く一致する。′１ｆＣ１こ
の論理演算部は単純な停動増幅器２段であり、従来の第
２図の複雑な内部回路を持つ論理回路２段よりも通過素
子が少ないため、伝播遅延時間が短かく、従ってジ、り
も少ない。このように、このドライバ回路のタイミング
精度は良い。
の固体スイッチに至る径路は、論理演算部中の最後の差
動増幅器の入力まで同一であるため、両固体スイッチを
駆動するタイミングが精度良く一致する。′１ｆＣ１こ
の論理演算部は単純な停動増幅器２段であり、従来の第
２図の複雑な内部回路を持つ論理回路２段よりも通過素
子が少ないため、伝播遅延時間が短かく、従ってジ、り
も少ない。このように、このドライバ回路のタイミング
精度は良い。
また第６図の回路図から判明するように、２つの入力か
ら固体スイッチに紋る回路の段数が等しいため、両入力
からの伝播遅延時間が等しい。
ら固体スイッチに紋る回路の段数が等しいため、両入力
からの伝播遅延時間が等しい。
このように、このドライバ回路は、タイミング精度が高
く、２つの入力の伝播遅延時間が等しいという優れた特
性を持つ。
く、２つの入力の伝播遅延時間が等しいという優れた特
性を持つ。
なお第６図のトランジスタＴ１４ 、Ｔ１５のペース。
エミ、り聞に接続されたダイオードは、駆動項号電圧振
幅の制限を遂行するためのダイオードで、駆動信号を受
けるトランジスタＴ１ａ 、Ｔ＋ ｓのエミッタ電極を
基準にした９ミツティング回路を構成している。これに
より、トランジェント時間、伝播遅延時間ともに、信号
の立上り、立下りにおいて？れいにそろうことに寄与し
ている。
幅の制限を遂行するためのダイオードで、駆動信号を受
けるトランジスタＴ１ａ 、Ｔ＋ ｓのエミッタ電極を
基準にした９ミツティング回路を構成している。これに
より、トランジェント時間、伝播遅延時間ともに、信号
の立上り、立下りにおいて？れいにそろうことに寄与し
ている。
本発明は、トライステート機能を持つドライバ回路に於
て、多値電位に着目した論理演算回路の手法を導入した
ことによシ、ドライバの高タイミング精度化、２人力の
伝播遅延時間の等化がり能となったことに最大の効果が
ある。
て、多値電位に着目した論理演算回路の手法を導入した
ことによシ、ドライバの高タイミング精度化、２人力の
伝播遅延時間の等化がり能となったことに最大の効果が
ある。
本ドフイパ回路を通常の高速素子で構成した場合にも、
タイ、ミング精度０，１ｒｎＳ、２つの入力に対する伝
播遅延時間の差ａ、３ｎ８程度に達し、これを、入手容
易な超篩速累子で構成した場合には、両数値をそれぞれ
１０ｐＳ 、５０ｐＳ以下とすることもｏｒ能である。
タイ、ミング精度０，１ｒｎＳ、２つの入力に対する伝
播遅延時間の差ａ、３ｎ８程度に達し、これを、入手容
易な超篩速累子で構成した場合には、両数値をそれぞれ
１０ｐＳ 、５０ｐＳ以下とすることもｏｒ能である。
これは、論理演算部な論“埋回路素子で構成した場合の
、５０〜１ｏｏｐ８゜１〜２ｎＳの２つの数値と比較す
ると非常圧大きな改善で、本発明が大変優れたものであ
ることが明確となる。
、５０〜１ｏｏｐ８゜１〜２ｎＳの２つの数値と比較す
ると非常圧大きな改善で、本発明が大変優れたものであ
ることが明確となる。
本発明の説明に当っては、回路にバイポーラ・トランジ
スタを用いたものを収シ挙げたが、ＦＢ’ｌ’などを用
いても、本発明になる手法を適応した回路を構成するこ
とができることは勿論である。
スタを用いたものを収シ挙げたが、ＦＢ’ｌ’などを用
いても、本発明になる手法を適応した回路を構成するこ
とができることは勿論である。
第１図はトライステート機能を有するドライバ回路の基
本的な構成を示すブロック図、第２図は従来のドライバ
回路、第３図は本発明に使用される多値電位を利用し之
論理ゲート回路、第４図は第３図中の差動増幅器Ｃ１の
内部電位説明図、第５図は多値電位を利用した第３図の
論理ゲート回路の動作にかかわる内部電位説明図、第６
図は本発明によるドライバ回路の一英施例回路図である
。 Ｔ１−Ｔ１５・・・バイポーラトランジスタ、Ｄ ・・
・ダイオード、 Ｚｌ、２ ・・・ツェナー・ダイオード、Ｖｃｃ ・・
・正電源電圧、 Ｖｍｚ ・・・負電源電圧 り、Ｄ ・・・高低レベル指定信号久方とその反転入カ
五代理人弁理士 高 橋 明 夫 ′ｔＪ３ 口 λ力■ 第４図 入力型、４狂羞 第Ｓ図 手続補正書（自発） 事件の表示 昭和５８ 年特許願第 １８８ｉ３ 号発明の名称 ドライバ回路 補正をする者 １１件との関係 特許出願人 名 称 １５１０１４４式会１１ 日 立 製 イ乍
所代 理 人 図面の第２図 補正の内容 第２図
本的な構成を示すブロック図、第２図は従来のドライバ
回路、第３図は本発明に使用される多値電位を利用し之
論理ゲート回路、第４図は第３図中の差動増幅器Ｃ１の
内部電位説明図、第５図は多値電位を利用した第３図の
論理ゲート回路の動作にかかわる内部電位説明図、第６
図は本発明によるドライバ回路の一英施例回路図である
。 Ｔ１−Ｔ１５・・・バイポーラトランジスタ、Ｄ ・・
・ダイオード、 Ｚｌ、２ ・・・ツェナー・ダイオード、Ｖｃｃ ・・
・正電源電圧、 Ｖｍｚ ・・・負電源電圧 り、Ｄ ・・・高低レベル指定信号久方とその反転入カ
五代理人弁理士 高 橋 明 夫 ′ｔＪ３ 口 λ力■ 第４図 入力型、４狂羞 第Ｓ図 手続補正書（自発） 事件の表示 昭和５８ 年特許願第 １８８ｉ３ 号発明の名称 ドライバ回路 補正をする者 １１件との関係 特許出願人 名 称 １５１０１４４式会１１ 日 立 製 イ乍
所代 理 人 図面の第２図 補正の内容 第２図
Claims (1)
- 出力レベルとしてハイレベルとロウレベル並び九両者の
間の第３０レベルを有し、具備した２つの出力端子の各
々より上記６種のレベルのうち２種以上を出力する能力
を有する３値出力の第１の差動増幅器と、該第１の差動
増幅器の出力を１つの入力とする第２、第３の差動増幅
器を具備し、該第２．第３の差動増幅器の出力によりス
イッチング素子を制御するように構成したことを特徴と
するドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188393A JPS6080318A (ja) | 1983-10-11 | 1983-10-11 | ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188393A JPS6080318A (ja) | 1983-10-11 | 1983-10-11 | ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080318A true JPS6080318A (ja) | 1985-05-08 |
Family
ID=16222846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188393A Pending JPS6080318A (ja) | 1983-10-11 | 1983-10-11 | ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167242A3 (en) * | 1984-05-07 | 1988-02-10 | Versatile Integrated Modules Inc | Triple-state circuit |
-
1983
- 1983-10-11 JP JP58188393A patent/JPS6080318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167242A3 (en) * | 1984-05-07 | 1988-02-10 | Versatile Integrated Modules Inc | Triple-state circuit |
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