JPS6080896A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPS6080896A JPS6080896A JP58189461A JP18946183A JPS6080896A JP S6080896 A JPS6080896 A JP S6080896A JP 58189461 A JP58189461 A JP 58189461A JP 18946183 A JP18946183 A JP 18946183A JP S6080896 A JPS6080896 A JP S6080896A
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- circuit
- cpu
- signal
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
）ｌ（業−Ｉ−の利用分野
本発明は新規なメモリ制御回路、特に並列的にデータが
読み出される複数のランダムアクセスメモリを並列的に
動作するように書き込み読み出し制御するメモリ制御回
路に関するものであって、回路構成を簡素にし、小型化
を図ることのでき・る新規なメモリ制御回路を提供しよ
うとするものである。
読み出される複数のランダムアクセスメモリを並列的に
動作するように書き込み読み出し制御するメモリ制御回
路に関するものであって、回路構成を簡素にし、小型化
を図ることのでき・る新規なメモリ制御回路を提供しよ
うとするものである。
背景技術とその問題点
テレテキスト、ビデオテックスあるいはパーソナルコン
ピュータ等にはディスプレイに表７７１する文字等のキ
ャラクタを示す画像４６号を記憶するためビデオＲＡＭ
が用いられる。そして、ビデオＲＡＭに対して画像信号
を書き込むときはＣＰＵによって記憶内容の書き換えの
必要な領域にアクセスして信号の書き込みを行う。又、
ＣＰＵがビデオＲＡＭの記憶内容を参照する等のため読
み出す場合もＣＰＵ自身か読み出したい記憶領域にアク
セスして記憶内容を読み出す。それに対して、ビデオＲ
ＡＭに記憶されたｌｌｌ１Ｉ像信潟を読み出してＣＲＴ
ディスプレイの画面上に文字等を再生する場合にはその
読み出し順序が電子ビームの走査と同期していなければ
ならないので、映像信号の同期信号に同期した表示のた
めのアクセスによって読み出しが行われなければならな
い。従って、ＣＰＵが表示のタイミングと無関係にビデ
オＲＡＭをアクセスすることができるようにした場合に
は表示に関するアドレスがＣＰＵがアクセスするアドレ
スに変化し、ＣＰＵのアクセス期間中本来の表示データ
のアクセスができないので表示画面にノイズが現われる
というような問題が生じる。そのため、一般にはＣＰＵ
によるアクセスは垂直及び水平ブランキング期間に行う
ようにしている。しかし、このようにした場合にはＣＰ
ＵがビデオＲＡＭにアクセスするのに常に表示系の表示
タイミングを意識してブランキング期間以外の期間にア
クセスすることのないようにする必要がある。
ピュータ等にはディスプレイに表７７１する文字等のキ
ャラクタを示す画像４６号を記憶するためビデオＲＡＭ
が用いられる。そして、ビデオＲＡＭに対して画像信号
を書き込むときはＣＰＵによって記憶内容の書き換えの
必要な領域にアクセスして信号の書き込みを行う。又、
ＣＰＵがビデオＲＡＭの記憶内容を参照する等のため読
み出す場合もＣＰＵ自身か読み出したい記憶領域にアク
セスして記憶内容を読み出す。それに対して、ビデオＲ
ＡＭに記憶されたｌｌｌ１Ｉ像信潟を読み出してＣＲＴ
ディスプレイの画面上に文字等を再生する場合にはその
読み出し順序が電子ビームの走査と同期していなければ
ならないので、映像信号の同期信号に同期した表示のた
めのアクセスによって読み出しが行われなければならな
い。従って、ＣＰＵが表示のタイミングと無関係にビデ
オＲＡＭをアクセスすることができるようにした場合に
は表示に関するアドレスがＣＰＵがアクセスするアドレ
スに変化し、ＣＰＵのアクセス期間中本来の表示データ
のアクセスができないので表示画面にノイズが現われる
というような問題が生じる。そのため、一般にはＣＰＵ
によるアクセスは垂直及び水平ブランキング期間に行う
ようにしている。しかし、このようにした場合にはＣＰ
ＵがビデオＲＡＭにアクセスするのに常に表示系の表示
タイミングを意識してブランキング期間以外の期間にア
クセスすることのないようにする必要がある。
又、各垂直走査期間中（あるいは水平走査期間中）のご
く一部の期間しかＣＰＵによるアクセスに使用できない
ので、ＣＰＵのアセセスに必要なそこで、表示のための
アクセスとＣＰＵによるアクセスとを時分割で行う技術
が本願出願人会社で開発されている。ところで、このよ
うな時分割によるアクセスをするようにした場合におい
てハードウェアにより１垂直走査ＪＨＩＪＩにＣＲＴデ
ィスプレイの表示画面に対して例えば完全にクリアする
等の初期設定処理を施すことができるようにすると、高
速処理できるようにする必要があり、又、必要な回路が
多くなり、回路の大型化、コスト増等を招くという問題
に直面した。この問題点について本願出願人会社におい
て開発されたところの第１図に示すメモリ制御回路を例
としてより具体的に説明する 第１図においてａは１垂直走査期間内にビデオＲＡＭｂ
にデータ設定するためのラッチをするデータ設定用ラッ
チ回路、Ｃは図示しないＣＰＵによりビデオＲＡＭｂの
記憶内容を読み出すため劃こデータをラッチするメモリ
デークラッチ回路、ｄはＣＰＵによりビデオＲＡＭｂに
データを書き込むためパスドライバである。文字情報を
記憶するビデオＲＡＭｂは表示画像の１ドツトに対して
奥行例えば４ドツトの情報を必要とするような表示をす
るためエアドレス４ドツトのものが使用される。従って
、ビデオＲＡＭｂのデータバスは４ビツトである。ｅ及
びｆはそれぞれ各入力を反転して受けるノア回路で、ノ
ア回路ｅはビデオＲＡＭｂに対して読出信号を送出し、
ノア回路ｆは同じく書込信号を送出する。ｇはビデオＲ
ＡＭｂから読み出したデータを表示データとしてＣＲＴ
ティスプレィに送出するためのデークラッチ回路である
。上記ａ−ｇからなるモジュール回路りは、ビデオＲＡ
Ｍに対するアクセススピードと表示スピードとの関係か
ら、複数個例えは１６個パラレルに設けられ、各回路ｈ
Ｏ１ｈ１・・・ｈ１５からパラレルに表示データが読み
巾されるようにされている。尚、第１図には回路ｈ□−
ｈ、５のうちの１つを示す。・ ｉはアドレスセレクタで、ビデオＲＡＭｂに表示のため
の表示データの読出しをするための７１９１４６号と、
ＣＰＵからのアドレス信号とを受け、そのうちセレクト
信号により指定された方のアドレス信号をビデオＲＡＭ
ｂに送出する。ｊはメモリ制御１Ｂ号発生回路で、カウ
ンタ出力、初期設定信号、ＣＰＵからの読出信号ＣＰＵ
ＲＤ及びＣＰＵからの書込信号ＣＰＵＷＲを受け、そし
て、表示のための読み出しをするための読出４５１号Ｄ
ＰＲＤ、ＣＰＵへ読み出すための読出信号Ｃ下「百１、
初期設定のための書き込みをするための書込信号ＩＮＩ
ＷＲ及びＣＰＵからのデータを書き込むための書込信号
ＣＰＵＷＲを出力する。メモリ制御信号発生回路ｊかも
出力された各読出１１４号ＤＰＲＤ及びＣＰＵＲＤはノ
ア回路ｅに入力され、そのいずれかが「ロウ」になった
ときビデオＲＡＭｂが読み出し動作を行なうようにされ
ている。又、メモリ制御信号発生回路ｊから出力された
各書込信号ＩＮＩＷＲ及びＣＰＵＷＲはノア回路ｆに入
力され、そのいずれかか「ロウ」になったときビデオＲ
ＡＭｂか占き込み動作を行うようにされている。
く一部の期間しかＣＰＵによるアクセスに使用できない
ので、ＣＰＵのアセセスに必要なそこで、表示のための
アクセスとＣＰＵによるアクセスとを時分割で行う技術
が本願出願人会社で開発されている。ところで、このよ
うな時分割によるアクセスをするようにした場合におい
てハードウェアにより１垂直走査ＪＨＩＪＩにＣＲＴデ
ィスプレイの表示画面に対して例えば完全にクリアする
等の初期設定処理を施すことができるようにすると、高
速処理できるようにする必要があり、又、必要な回路が
多くなり、回路の大型化、コスト増等を招くという問題
に直面した。この問題点について本願出願人会社におい
て開発されたところの第１図に示すメモリ制御回路を例
としてより具体的に説明する 第１図においてａは１垂直走査期間内にビデオＲＡＭｂ
にデータ設定するためのラッチをするデータ設定用ラッ
チ回路、Ｃは図示しないＣＰＵによりビデオＲＡＭｂの
記憶内容を読み出すため劃こデータをラッチするメモリ
デークラッチ回路、ｄはＣＰＵによりビデオＲＡＭｂに
データを書き込むためパスドライバである。文字情報を
記憶するビデオＲＡＭｂは表示画像の１ドツトに対して
奥行例えば４ドツトの情報を必要とするような表示をす
るためエアドレス４ドツトのものが使用される。従って
、ビデオＲＡＭｂのデータバスは４ビツトである。ｅ及
びｆはそれぞれ各入力を反転して受けるノア回路で、ノ
ア回路ｅはビデオＲＡＭｂに対して読出信号を送出し、
ノア回路ｆは同じく書込信号を送出する。ｇはビデオＲ
ＡＭｂから読み出したデータを表示データとしてＣＲＴ
ティスプレィに送出するためのデークラッチ回路である
。上記ａ−ｇからなるモジュール回路りは、ビデオＲＡ
Ｍに対するアクセススピードと表示スピードとの関係か
ら、複数個例えは１６個パラレルに設けられ、各回路ｈ
Ｏ１ｈ１・・・ｈ１５からパラレルに表示データが読み
巾されるようにされている。尚、第１図には回路ｈ□−
ｈ、５のうちの１つを示す。・ ｉはアドレスセレクタで、ビデオＲＡＭｂに表示のため
の表示データの読出しをするための７１９１４６号と、
ＣＰＵからのアドレス信号とを受け、そのうちセレクト
信号により指定された方のアドレス信号をビデオＲＡＭ
ｂに送出する。ｊはメモリ制御１Ｂ号発生回路で、カウ
ンタ出力、初期設定信号、ＣＰＵからの読出信号ＣＰＵ
ＲＤ及びＣＰＵからの書込信号ＣＰＵＷＲを受け、そし
て、表示のための読み出しをするための読出４５１号Ｄ
ＰＲＤ、ＣＰＵへ読み出すための読出信号Ｃ下「百１、
初期設定のための書き込みをするための書込信号ＩＮＩ
ＷＲ及びＣＰＵからのデータを書き込むための書込信号
ＣＰＵＷＲを出力する。メモリ制御信号発生回路ｊかも
出力された各読出１１４号ＤＰＲＤ及びＣＰＵＲＤはノ
ア回路ｅに入力され、そのいずれかが「ロウ」になった
ときビデオＲＡＭｂが読み出し動作を行なうようにされ
ている。又、メモリ制御信号発生回路ｊから出力された
各書込信号ＩＮＩＷＲ及びＣＰＵＷＲはノア回路ｆに入
力され、そのいずれかか「ロウ」になったときビデオＲ
ＡＭｂか占き込み動作を行うようにされている。
メモリ制御信号発生回路ｊは通常時は表示のための読み
出しをする続出信号ＤＰＲＤをビデオＲＡＭｂに送出し
てそのビデオＲＡＭｂに表示データを読み出す動作を行
わせる。そして、ＣＰＵから読出信号ＣＰＵＲＤあるい
は書込信号ＣＰＵＷＲを受けると入力されているカウン
タ出力を用いてＣＰＵによるアクセスの可能期間のみ読
出信号ＣＰＵＲＤあるいは書込信号ＣＰＵＷＲを出力す
る。メモリ制御信号発生回路ｊからＣＰＵによる読み出
しをするための読出信号ＣＰＵＲＤが出力されたときは
、ビデオＲＡＭｂが読み出された表示データがラッチさ
れる。そして、ＣＰＵはメモリデークラッチ回路Ｃにラ
ッチされたデータを取り込むことにより表示データの読
み出しを行う６又、メモリ制御信号発生回路ｊからＣ−
Ｐ Ｕによる占き込みのための書込信号ＣＰＵＷＲか出
力されたときは、ビデオＲＡＭｂが７１２込モードにな
ると共にその書込信号ＣＰＵＲＤがパスドライバｄに入
力され、ＣＰＵからのデータはパスドライバｄを介して
ビデオＲＡＭｂに書き込まれる状態になる。
出しをする続出信号ＤＰＲＤをビデオＲＡＭｂに送出し
てそのビデオＲＡＭｂに表示データを読み出す動作を行
わせる。そして、ＣＰＵから読出信号ＣＰＵＲＤあるい
は書込信号ＣＰＵＷＲを受けると入力されているカウン
タ出力を用いてＣＰＵによるアクセスの可能期間のみ読
出信号ＣＰＵＲＤあるいは書込信号ＣＰＵＷＲを出力す
る。メモリ制御信号発生回路ｊからＣＰＵによる読み出
しをするための読出信号ＣＰＵＲＤが出力されたときは
、ビデオＲＡＭｂが読み出された表示データがラッチさ
れる。そして、ＣＰＵはメモリデークラッチ回路Ｃにラ
ッチされたデータを取り込むことにより表示データの読
み出しを行う６又、メモリ制御信号発生回路ｊからＣ−
Ｐ Ｕによる占き込みのための書込信号ＣＰＵＷＲか出
力されたときは、ビデオＲＡＭｂが７１２込モードにな
ると共にその書込信号ＣＰＵＲＤがパスドライバｄに入
力され、ＣＰＵからのデータはパスドライバｄを介して
ビデオＲＡＭｂに書き込まれる状態になる。
そして、ＣＰＵが初期設定をするときはデータ設定用ラ
ッチ回路ａに入力される初期データラッチ信号を「１」
にラッチし、それと共に１垂直走査期間の間初期設定信
号をメモリ制御信号発生回路ｊへ送出する。すると、メ
モリ制御信号発生回路ｊから書込信号ＩＮＩＷＲが出力
され、この書込信号ＩＮＩＷＲはビデオＲＡＭｂにノア
回路ｆを介して入力されると共にデータ５９定回路ａに
入力され、１垂直走査期間の間データ設定用ラッチ回路
ａに記憶された信号がビデオＲＡＭｂに潟き込すれる。
ッチ回路ａに入力される初期データラッチ信号を「１」
にラッチし、それと共に１垂直走査期間の間初期設定信
号をメモリ制御信号発生回路ｊへ送出する。すると、メ
モリ制御信号発生回路ｊから書込信号ＩＮＩＷＲが出力
され、この書込信号ＩＮＩＷＲはビデオＲＡＭｂにノア
回路ｆを介して入力されると共にデータ５９定回路ａに
入力され、１垂直走査期間の間データ設定用ラッチ回路
ａに記憶された信号がビデオＲＡＭｂに潟き込すれる。
この第１図に示したメモリ制御回路によれば、初期設定
のためのラッチをするデータ設定用ラッチ回路ａは必然
的にａ−ｇからなる各モジュール回路りに設けなければ
ならないので、パラレルに読み出す表示データのドツト
数と回し数だけデータ設定用ラッチ回路ａが必要となる
。従って、メモリ制御回路の構成回路数か多くなり、回
路の構成の複雑化、大型化を招く。
のためのラッチをするデータ設定用ラッチ回路ａは必然
的にａ−ｇからなる各モジュール回路りに設けなければ
ならないので、パラレルに読み出す表示データのドツト
数と回し数だけデータ設定用ラッチ回路ａが必要となる
。従って、メモリ制御回路の構成回路数か多くなり、回
路の構成の複雑化、大型化を招く。
発明の目的
しかして、本発明はメモリ制御回路の回路構成を簡単に
し、小型化を図ることを目的とする。
し、小型化を図ることを目的とする。
発明の概要
上記発明を達成する本発明メモリ制御回路は、並列的に
データが読み出される複数のランタムアクセスメモリを
書き込み読み出し制御するメモリＬｉｊ御回路であって
、前記各ランダムアクセスメモリに対応して双方向バス
ドライバが設けられ、該各駅方向パスドライへの一方の
側の入出力端子とその双方向バスドライバに対応するラ
ンダムアクセスメモリのデータ端子とが互いに接続され
、各双方向バスドライバの他方の側の入出力端子は１つ
のＣＰＵのデータバスに接続され、更に該ＣＰＵのデー
タバスに１つのデータラッチ回路のデータ入力端子とデ
ータ出力端子とがそれぞ′れ接続されてなることを特徴
とする。
データが読み出される複数のランタムアクセスメモリを
書き込み読み出し制御するメモリＬｉｊ御回路であって
、前記各ランダムアクセスメモリに対応して双方向バス
ドライバが設けられ、該各駅方向パスドライへの一方の
側の入出力端子とその双方向バスドライバに対応するラ
ンダムアクセスメモリのデータ端子とが互いに接続され
、各双方向バスドライバの他方の側の入出力端子は１つ
のＣＰＵのデータバスに接続され、更に該ＣＰＵのデー
タバスに１つのデータラッチ回路のデータ入力端子とデ
ータ出力端子とがそれぞ′れ接続されてなることを特徴
とする。
実施例
以下に、本発明メモリ制御回路を添トイ（図面に示した
実施例に従って説明する。
実施例に従って説明する。
第２図及び第３図は本発明メモリ制御回路の実施の一例
を示すものであり、第３図はメモリ制御回路を構成する
１つのモジュール回路を示し、第３図は該モジュール回
路をｎ個パラレルに接続してなるメモリ制御回路全体を
示すものである。図面にわいて、１はモジュール回路で
、ビデオＲＡＭ２、データバスドライバ３、ランチ回路
４及び２つのノア回路５．６からなる。ビデオＲＡＭ２
はｌアドレス４ビツトのメモリであり、図示しないアド
レスセレクタからアドレスイこ１号を受ける。
を示すものであり、第３図はメモリ制御回路を構成する
１つのモジュール回路を示し、第３図は該モジュール回
路をｎ個パラレルに接続してなるメモリ制御回路全体を
示すものである。図面にわいて、１はモジュール回路で
、ビデオＲＡＭ２、データバスドライバ３、ランチ回路
４及び２つのノア回路５．６からなる。ビデオＲＡＭ２
はｌアドレス４ビツトのメモリであり、図示しないアド
レスセレクタからアドレスイこ１号を受ける。
該アドレスセレクタはｉ１図に示したアドレスセレクタ
ｉと全く同じで表示のだめのアドレス信号とＣＰＵによ
るアクセスをするためのアト１１４６号とをセレク＋信
号に応じて切換えてビデオＲＡＭ２に送出する。３は双
方向パスドライバで、一方の入出力端子Ｂ（４ビツト）
はビデオＲＡＭ４のデータバスに接続されているのに対
して他力の入出力端子Ａは図示しないＣＰＵのデータバ
スと接続されている。該双方向パスドライバ３はその一
方の制御信号入力端子ＧＢＡに「ロウ」の信号を受ける
と入出力端子Ｂ側から入出力端子Ａ側へデータを送出す
る状態になり、他方の制御信号入力端子στ１に「ロウ
」の信号を受けると入出力端子Ａ側から入出力端子Ｂ側
へデータ信号を送出する状態になる。ラッチ回路４はビ
デオＲＡＭ２から読み出した表示のためのデータ信号を
ラッチし、適宜に画像再生装置に出力するためのもので
ある。
ｉと全く同じで表示のだめのアドレス信号とＣＰＵによ
るアクセスをするためのアト１１４６号とをセレク＋信
号に応じて切換えてビデオＲＡＭ２に送出する。３は双
方向パスドライバで、一方の入出力端子Ｂ（４ビツト）
はビデオＲＡＭ４のデータバスに接続されているのに対
して他力の入出力端子Ａは図示しないＣＰＵのデータバ
スと接続されている。該双方向パスドライバ３はその一
方の制御信号入力端子ＧＢＡに「ロウ」の信号を受ける
と入出力端子Ｂ側から入出力端子Ａ側へデータを送出す
る状態になり、他方の制御信号入力端子στ１に「ロウ
」の信号を受けると入出力端子Ａ側から入出力端子Ｂ側
へデータ信号を送出する状態になる。ラッチ回路４はビ
デオＲＡＭ２から読み出した表示のためのデータ信号を
ラッチし、適宜に画像再生装置に出力するためのもので
ある。
５及び６は共に入力信号を反転して受けるノア回路で、
一方のノア回路５はビデオＲＡＭ２に読出信号「ｌを送
出し、他方のノア回路６はビデオＲＡＭ２に書込信号Ｗ
１を送出する。Ｌ記ノア回路５は表示のための読出信号
ＤＰＲＤとＣＰＵによりデータを読み出すための読出信
月ＣＰ Ｕ ＲＤとを受け、ノア回路６は初期設定のた
めの書き込みをする書込信号ＩＮＩＷＲとＣＰＵによる
書き込みをする書込信号ＣＰＵＷＲを受ける。上記書込
信号ＣＰＵＲＤは双方向バスドライバ３の一方の制御信
号入力端子ＧＢＡにも入力され、又、ノア回路６から出
力される書込信号ＷＲは双方向バスドライバ３の他方の
制御信号入力端子「目にも入力される。
一方のノア回路５はビデオＲＡＭ２に読出信号「ｌを送
出し、他方のノア回路６はビデオＲＡＭ２に書込信号Ｗ
１を送出する。Ｌ記ノア回路５は表示のための読出信号
ＤＰＲＤとＣＰＵによりデータを読み出すための読出信
月ＣＰ Ｕ ＲＤとを受け、ノア回路６は初期設定のた
めの書き込みをする書込信号ＩＮＩＷＲとＣＰＵによる
書き込みをする書込信号ＣＰＵＷＲを受ける。上記書込
信号ＣＰＵＲＤは双方向バスドライバ３の一方の制御信
号入力端子ＧＢＡにも入力され、又、ノア回路６から出
力される書込信号ＷＲは双方向バスドライバ３の他方の
制御信号入力端子「目にも入力される。
この第２図に示したモジュール回路ｌはｎ個第３図に示
すようにデータ入力側においてデータバスにより互いに
接続されている。即ち、各モジュール回路１１．１２、
・・φｌｎの各双方向バスドライバ３の一方の入出力端
子Ａがすべて図示しないＣＰＵのデータバスに接続され
ている。尚、各モジュール回路１ａ、ｌｂ、・φ・１ｎ
が受けるアドレス信号及び各種制御信号は第２図の場合
に同じなので第３図には図示しない。７はデータラッチ
回路で、ＣＰＵのデータバスに入力端子り及び出力端子
Ｑが共に接続されている。そして、制御端子ＣＫ及びσ
でに入力信号を反転して受けるノア回路８及び９からの
出力信号を受ける。このデータラッチ回路７は初期設定
のためのラッチと、ＣＰＵによる読み出しのためのラッ
チとを打法に、第２図及び第３図に示すメモリ制御回路
の動作を説明する。
すようにデータ入力側においてデータバスにより互いに
接続されている。即ち、各モジュール回路１１．１２、
・・φｌｎの各双方向バスドライバ３の一方の入出力端
子Ａがすべて図示しないＣＰＵのデータバスに接続され
ている。尚、各モジュール回路１ａ、ｌｂ、・φ・１ｎ
が受けるアドレス信号及び各種制御信号は第２図の場合
に同じなので第３図には図示しない。７はデータラッチ
回路で、ＣＰＵのデータバスに入力端子り及び出力端子
Ｑが共に接続されている。そして、制御端子ＣＫ及びσ
でに入力信号を反転して受けるノア回路８及び９からの
出力信号を受ける。このデータラッチ回路７は初期設定
のためのラッチと、ＣＰＵによる読み出しのためのラッ
チとを打法に、第２図及び第３図に示すメモリ制御回路
の動作を説明する。
先ず、ＣＰＵによりビデオＲＡＭ２に書き込む場合は双
方向バスドライバ３がＣＰＵによるアクセスが可能な期
間書込信号ＣＰＵＷＲにより入出力端子ＡからＢへ信号
を伝送する状態にする。すると、データバスによりＣＰ
Ｕから伝送されたデータ信号は双方向バスドライバ２を
通してビデオＲＡＭ２に書込まれる。勿論、この時ビデ
オＲＡＭ２に加わるアドレス信号は図示しないアドレ７
セレククを介してＣＰＵから伝送されたアドレス信号で
ある。
方向バスドライバ３がＣＰＵによるアクセスが可能な期
間書込信号ＣＰＵＷＲにより入出力端子ＡからＢへ信号
を伝送する状態にする。すると、データバスによりＣＰ
Ｕから伝送されたデータ信号は双方向バスドライバ２を
通してビデオＲＡＭ２に書込まれる。勿論、この時ビデ
オＲＡＭ２に加わるアドレス信号は図示しないアドレ７
セレククを介してＣＰＵから伝送されたアドレス信号で
ある。
ビデオＲＡＭ２からＣＰＵへのデータ信号の読み出しは
次のようにして行なわれる。即ち、ＣＰＵによるアクセ
スが可能な期間双方向パスドライバ３は読出信号ＣＰＵ
ＲＤにより入出力端子Ａ側からＢ側へデータ信号を伝送
する状態になる。データラッチ回路７はＣＰＵによるア
クセスが可能な各期間の最後の時点でデータバスを伝送
されるデータ信号をラッチする。尚、データランチ回路
７はラッチをする前は出力端子Ｑか／＼イインピーダン
スになっている。ラッチか終了し、アクセス可能期間が
終了すると双方同パスドライバ３が／＼イインピーダン
スになり、データラッチ回路７によってラッチされたデ
ータ信号がテーク／久スドライバ３を通してビデオＲＡ
Ｍ２に書き込まれることになる。
次のようにして行なわれる。即ち、ＣＰＵによるアクセ
スが可能な期間双方向パスドライバ３は読出信号ＣＰＵ
ＲＤにより入出力端子Ａ側からＢ側へデータ信号を伝送
する状態になる。データラッチ回路７はＣＰＵによるア
クセスが可能な各期間の最後の時点でデータバスを伝送
されるデータ信号をラッチする。尚、データランチ回路
７はラッチをする前は出力端子Ｑか／＼イインピーダン
スになっている。ラッチか終了し、アクセス可能期間が
終了すると双方同パスドライバ３が／＼イインピーダン
スになり、データラッチ回路７によってラッチされたデ
ータ信号がテーク／久スドライバ３を通してビデオＲＡ
Ｍ２に書き込まれることになる。
又、初期設定をするときはＣＰＵはデータラ・ンチ回路
７にデータバスにより伝送されたデータ信号をラッチさ
せる。そして、ＣＰＵからノア回路６へ書込イ菖号ＩＮ
ＩＷＲが１垂直走査期間ビテオＲＡＭ２に人力され、ビ
デオＲＡＭ２はその期間書込状態にされ、その期間デー
タラ、ンチ回路７はラッチしたデータ信号を出力し得る
状態になる。
７にデータバスにより伝送されたデータ信号をラッチさ
せる。そして、ＣＰＵからノア回路６へ書込イ菖号ＩＮ
ＩＷＲが１垂直走査期間ビテオＲＡＭ２に人力され、ビ
デオＲＡＭ２はその期間書込状態にされ、その期間デー
タラ、ンチ回路７はラッチしたデータ信号を出力し得る
状態になる。
又、その垂直走査期間双方向パスドライバ３は書込信号
ＷＲにより入出力端子ＡからＢ側へデータ信号を送出す
る状態に保持される。従って、その期間データラッチ回
路７がう・ンチしたデータ４ａ ”ｆをデータバスドラ
イバ３を介してビデオＲＡＭ２に伝送し、データ信号が
ビデオＲＡｍ２に書き込まれる。
ＷＲにより入出力端子ＡからＢ側へデータ信号を送出す
る状態に保持される。従って、その期間データラッチ回
路７がう・ンチしたデータ４ａ ”ｆをデータバスドラ
イバ３を介してビデオＲＡＭ２に伝送し、データ信号が
ビデオＲＡｍ２に書き込まれる。
このように、第２図及び第３図に示した芙施例によれば
、書き込み、読み出しのためのデータをランチするデー
タラッチ回路はＣＰＵへの読み出しのためのう・ンチと
初期設定のためのう・ンチとの２つの機能を果し、しか
もその数はモジュール回路１ａ、■ｂ、・φ・の数に無
関係に１個で済む。従って、メモリ制御回路の回路構成
をきわめて１）ｉ）単にすることが゛できる。
、書き込み、読み出しのためのデータをランチするデー
タラッチ回路はＣＰＵへの読み出しのためのう・ンチと
初期設定のためのう・ンチとの２つの機能を果し、しか
もその数はモジュール回路１ａ、■ｂ、・φ・の数に無
関係に１個で済む。従って、メモリ制御回路の回路構成
をきわめて１）ｉ）単にすることが゛できる。
発明の効果
以上に述べたように本発明メモリ制御回路は１．１３列
的にデータが読み出される複数のランタムアクセスメモ
リを書き込み読み出し制御するメモリ制御回路であって
、前記各ランダムアクセスメモリに対応して双方向バス
ドライ八が設けられ、該各駅方向ハストライバの一方の
側の入出力端子とその双方向パストライバに対応するラ
ンダムアクセスメモリのデータバスとが互いに接続され
、各双方向パスドライバの他方の側の入出力端子は１つ
のＣＰＵのデータバスに接続され、更に該ＣＰＵのテ゛
−タパスに１つのデータラッチ回路のデータ入力端子と
データ出力端子とがそれぞれ接続されてなることを特徴
とするものである。従って、本発明によれば、デークラ
ッチ回路が各ランダムアクセスメモリに対応して設けら
れた双方向パストライバの働きによって双方向ドラ１°
パラツチとして機能し得るので、ＣＰＵへの読み出しの
ためのラッチも、初期設定のためのラッチもそのデータ
ラッチ回路により行なわせることができる。そして、上
記データランチ回路は並列に動作させるランダムアクセ
スメモリの数の如何に拘らず１個で済むのでメモリ制御
回路の構成を筒中にすることができる。
的にデータが読み出される複数のランタムアクセスメモ
リを書き込み読み出し制御するメモリ制御回路であって
、前記各ランダムアクセスメモリに対応して双方向バス
ドライ八が設けられ、該各駅方向ハストライバの一方の
側の入出力端子とその双方向パストライバに対応するラ
ンダムアクセスメモリのデータバスとが互いに接続され
、各双方向パスドライバの他方の側の入出力端子は１つ
のＣＰＵのデータバスに接続され、更に該ＣＰＵのテ゛
−タパスに１つのデータラッチ回路のデータ入力端子と
データ出力端子とがそれぞれ接続されてなることを特徴
とするものである。従って、本発明によれば、デークラ
ッチ回路が各ランダムアクセスメモリに対応して設けら
れた双方向パストライバの働きによって双方向ドラ１°
パラツチとして機能し得るので、ＣＰＵへの読み出しの
ためのラッチも、初期設定のためのラッチもそのデータ
ラッチ回路により行なわせることができる。そして、上
記データランチ回路は並列に動作させるランダムアクセ
スメモリの数の如何に拘らず１個で済むのでメモリ制御
回路の構成を筒中にすることができる。
第１図は従来例を示す回路ブロフク図、第２図及び第３
図は本発明メモリ制御回路の実施の一例を示すもので、
第２図は１つのランダムアクセスメモリとそれに対応し
た回路を示す回路ブロック図、第３図はメモリ制御回路
全体を示す回路ブロックである。 省と−の説明 ２・・φランタムアクセスメモリ、３・・・双方向バス
ドライバ、７・・・データラ・ンチ回路
図は本発明メモリ制御回路の実施の一例を示すもので、
第２図は１つのランダムアクセスメモリとそれに対応し
た回路を示す回路ブロック図、第３図はメモリ制御回路
全体を示す回路ブロックである。 省と−の説明 ２・・φランタムアクセスメモリ、３・・・双方向バス
ドライバ、７・・・データラ・ンチ回路
Claims (1)
- （１）並列的にデータが読み出される複数のランタムア
クセスメモリを書き込み読み出し制御するメモリ制御回
路であって、前記各ランダムアクセスメモリに対応して
双方向パスドライバか設けられ、該各駅方向パスドライ
への一方の側の入出力☆１°シ；子とその双方向パスド
ライ八に対応するランタムアクセスメモリのデータ端子
とが互いに接続され、各双方向パスドライバの他方の側
の入出力端子は１つのＣＰＵのデータバスに接続され、
更にａｌ ＣＰ Ｕのデータバスに１つのデータラッチ
回路のデータ入力端子とデータ出力端子とがそれぞれｊ
’１２ ｋ；Ｊされてなることを特徴とするメモリ制御
回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189461A JPS6080896A (ja) | 1983-10-11 | 1983-10-11 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189461A JPS6080896A (ja) | 1983-10-11 | 1983-10-11 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080896A true JPS6080896A (ja) | 1985-05-08 |
| JPH0535434B2 JPH0535434B2 (ja) | 1993-05-26 |
Family
ID=16241651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189461A Granted JPS6080896A (ja) | 1983-10-11 | 1983-10-11 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080896A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843035A (ja) * | 1981-09-08 | 1983-03-12 | Matsushita Electric Ind Co Ltd | 記憶表示装置 |
-
1983
- 1983-10-11 JP JP58189461A patent/JPS6080896A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843035A (ja) * | 1981-09-08 | 1983-03-12 | Matsushita Electric Ind Co Ltd | 記憶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535434B2 (ja) | 1993-05-26 |
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