JPH0535434B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なメモリ制御回路、特に並列的に
データが読み出される複数のランダムアクセスメ
モリを並列的に動作するように書き込み読み出し
制御するメモリ制御回路に関するものであつて、
回路構成を簡素にし、小型化を図ることのできる
新規なメモリ制御回路を提供しようとするもので
ある。

背景技術とその問題点 テレテキスト、ビデオテツクスあるいはパーソ
ナルコンピユータ等にデイスプレイに表示する文
字等のキヤラクタを示す画像信号を記憶するため
ビデオRAMが用いられる。そして、ビデオ
RAMに対して画像信号を書き込むときはCPUに
よつて記憶内容の書き換えの必要な領域にアクセ
スして信号の書き込みを行う。又、CPUがビデ
オRAMの記憶内容を参照する等のため読み出す
場合もCPU自身が読み出したい記憶領域にアク
セスして記憶内容を読み出す。それに対して、ビ
デオRAMに記憶された画像信号を読み出して
CRTデイスプレイの画面上に文字等を再生する
場合にはその読み出し順序が電子ビームの走査と
同期していなければならないので、映像信号の同
期信号に同期した表示のためのアクセスによつて
読み出しが行われなければならない。従つて、
CPUが表示のタイミングと無関係にビデオRAM
をアクセスすることができるようにした場合には
表示に関するアドレスがCPUがアクセスするア
ドレスに変化し、CPUのアクセス期間中本来の
表示データのアクセスができないので表示画面に
ノイズが現われるというような問題が生じる。そ
のため、一般にはCPUによるアクセスは垂直及
び水平ブランキング期間に行うようにしている。
しかし、このようにした場合にはCPUがビデオ
RAMにアクセスするのに常に表示系の表示タイ
ミングを意識してブランキング期間以外の期間に
アクセスすることのないようにする必要がある。
又、各垂直走査期間中（あるいは水平走査期間
中）のごく一部の期間しかCPUによるアクセス
に使用できないので、CPUのアクセスに必要な
時間が長くなるという問題がある。そこで、表示
のためのアクセスとCPUによるアクセスとを時
分割で行う技術が本願出願人会社で開発されてい
る。ところで、このような時分割によるアクセス
をするようにした場合において、CPUで表示メ
モリをリードアクセスできるようにしたり、ハー
ドウエアにより１垂直走査期間にCRTデイスプ
レイの表示画面に対して例えば完全にクリアする
等の初期設定処理を施すことができるようにする
と、必要な回路が多くなり、回路の大型化、コス
ト増等を招くという問題に直面した。この問題点
について本願出願人会社において開発されたとこ
ろの第１図に示すメモリ制御回路を例としてより
具体的に説明する。

第１図においてａは１垂直走査期間内にビデオ
RAMbにデータ設定するためのラツチをするデ
ータ設定用ラツチ回路、ｃは図示しないCPUに
よりビデオRAMbの記憶内容を読み出すために
データをラツチするメモリデータラツチ回路、ｄ
はCPUによりビデオRAMbにデータを書き込む
ためバスドライバである。文字情報を記憶するビ
デオRAMbは表示画像の１ドツトに対して奥行
例えば４ビツトの情報を必要とするような表示を
するため１アドレス４ビツトのものが使用され
る。従つて、ビデオRAMbのデータバスは４ビ
ツトである。ｅ及びｆはそれぞれ各入力を反転し
て受けるノア回路で、ノア回路ｅはビデオ
RAMbに対して読出信号を送出し、ノア回路ｆ
は同じく書込信号を送出する。ｇはビデオ
RAMbから読み出したデータを表示データとし
てCRTデイスプレイに送出するためのデータラ
ツチ回路である。上記ａ〜ｇからなるモジユール
回路ｈは、ビデオRAMに対するアクセススピー
ドと表示スピードとの関係から、服数個例えば16
個パラレルに設けられ、各回路h₀，h₁…h₁₅から
パラレルに表示データが読み出されるようにされ
ている。尚、第１図には回路h₀〜h₁₅のうちの１
つを示す。

ｉはアドレスセレクタで、ビデオRAMbに表
示のための表示データの読出しをするためのアド
レス信号と、CPUからのアドレス信号とを受け、
そのうちセレクト信号により指定された方のアド
レス信号をビデオRAMbに送出する。ｊはメモ
リ制御信号発生回路で、カウンタ出力、初期設定
信号、CPUからの読出信号CPURD及びCPUか
らの書込信号CPUWRを受け、そして、表示のた
めの読み出しをするための読出信号DPRD，
CPUへ読み出すためのものであつて、時分割の
CPUアクセス可能期間に対応した読み出し信号
CPRD、初期設定のための書き込みをするための
書込信号INIWR及びCPUからのデータを書き込
むためのものであつて時分割のCPUアクセス可
能期間に対応した書込信号CPWRを出力する。
メモリ制御信号発生回路ｊから出力された各読出
信号DPRD及びCPRDはノア回路ｅに入力され、
そのいずれかが「ロウ」になつたときビデオ
RAMbが読み出し動作を行なうようにされてい
る。又、メモリ制御信号発生回路ｊから出力され
た各書込信号INIWR及びCPWRはノア回路ｆに
入力され、そのいずれかが「ロウ」になつたとき
ビデオRAMbが書き込み動作を行うようにされ
ている。

メモリ制御信号発生回路ｊは通常時は表示のた
めの読み出しをする読出信号DPRDをビデオ
RAMbに送出してそのビデオRAMbに表示デー
タを読み出す動作を行わせる。そして、CPUか
ら読出信号CPURDあるいは書込信号CPUWRを
受けると入力されているカウンタ出力を用いて
CPUによるアクセスの可能期間のみ読出信号
CPRDあるいは書込信号CPWRを出力する。メモ
リ制御信号発生回路ｊからCPUによる読み出し
をするための読出信号CPRDが出力されたとき
は、ビデオRAMbが読み出された表示データが
メモリデータラツチ回路ｃにラツチされる。そし
て、CPUはメモリーデータラツチ回路ｃにラツ
チされたデータを取り込むことにより表示データ
の読み出しを行う。又、メモリ制御信号発生回路
ｊからCPUによる書き込みのための書込信号
CPWRが出力されたときは、ビデオRAMbが書
込モードになると共にその書込信号CPWRがバ
スドライバｄに入力され、CPUからのデータは
バスドライバｄを介してビデオRAMbに書き込
まれる状態になる。

そして、CPUが初期設定をするときはデータ
設定用ラツチ回路ａに入力される初期データラツ
チ信号を例えば「１」にラツチし、それと共に１
垂直走査期間の間初期設定信号をメモリ制御信号
発生回路ｊへ送出する。すると、メモリ制御信号
発生回路ｊから書込信号INIWRが出力され、こ
の書込信号INIWRはビデオRAMbにノア回路ｆ
を介して入力されると共にデータ設定回路ａに入
力され、１垂直走査期間の間データ設定用ラツチ
回路ａに記憶された信号がビデオRAMbに書き
込まれる。

この第１図に示したメモリ制御回路によれば、
初期設定のためのラツチをするデータ設定用ラツ
チ回路ａ及びCPUで読み出すため読み出し用ラ
ツチ回路ｃは、必然的にａ〜ｇからなる各モジユ
ール回路ｈに設けなければならないので、パラレ
ルに読み出す表示データのドツト数と同じ数だけ
データ設定用ラツチ回路ａ及び読み出し用ラツチ
回路ｃが必要となる。従つて、メモリ制御回路の
構成回路数が多くなり、回路の構成の複雑化、大
型化を招く。

発明の目的 しかして、本発明はメモリ制御回路の回路構成
を簡単にし、小型化を図ることを目的とする。

発明の概要 上記発明を達成する本発明メモリ制御回路は、
並列的にデータが読み出される複数のランダムア
クセスメモリを書き込み読み出し制御するメモリ
制御回路であつて、前記各ランダムアクセスメモ
リに対応して双方向バスドライバが設けられ、該
各双方向バスドライバの一方の側の入出力端子と
その双方向バスドライバに対応するランダムアク
セスメモリのデータ端子とが互いに接続され、各
双方向バスドライバの他方の側の入出力端子は１
つのCPUのデータバスに接続され、更に該CPU
のデータバスに１つのデータラツチ回路のデータ
入力端子とデータ出力端子とがそれぞれ接続さ
れ、上記ランダムアクセスメモリからの読み出し
終了時点で上記データラツチ回路によるラツチを
すると共にそのデータを出力し、その出力を上記
CPUが読み出しを終了した時点で終了するよう
にしたことを特徴とする。

実施例 以下に、本発明メモリ制御回路を添附図面に示
した実施例に従つて説明する。

第２図及び第３図は本発明メモリ制御回路の実
施の一例を示すものであり、第２図はメモリ制御
回路を構成する１つのモジユール回路を示し、第
３図は該モジユール回路をｎ個パラレルに接続し
てなるメモリ制御回路全体を示すものである。図
面において、１はモジユール回路で、ビデオ
RAM２、データバスドライバ３、ラツチ回路４
及び２つのノア回路５，６からなる。ビデオ
RAM２は１アドレス４ビツトのメモリであり、
図示しないアドレスセレクタからアドレス信号を
受ける。該アドレスセレクタは第１図に示したア
ドレスセレクタｉと全く同じで表示のためのアド
レス信号とCPUによるアクセスをするためのア
ドレス信号とをセクレト信号に応じて切換えてビ
デオRAM２に送出する。３は双方向バスドライ
バで、一方の入出力端子Ｂ（４ビツト）はビデオ
RAM４のデータバスに接続されているのに対し
て他方の入出力端子Ａは図示しないCPUのデー
タバスと接続されている。該双方向バスドライバ
３はその一方の制御信号入力端子GBAに「ロウ」
の信号を受けると入出力端子Ｂ側から入出力端子
Ａ側へデータを送出する状態になり、他方の制御
信号入力端子GABに「ロウ」の信号を受けると
入出力端子Ａ側から入出力端子Ｂ側へデータ信号
を送出する状態になる。ラツチ回路４はビデオ
RAM２から読み出した表示のためのデータ信号
をラツチし、適宜に画像再生装置に出力するため
のものである。

５及び６は共に入力信号を反転して受けるノア
回路で、一方のノア回路５はビデオRAM２に読
出信号RDを送出し、他方のノア回路６はビデオ
RAM２に書込信号WRを送出する。上記ノア回
路５は表示のための読出信号DPRDとCPUによ
りデータを読み出すための読出信号CPRDとを受
け、ノア回路６は初期設定のための書き込みをす
る書込信号INIWRとCPUによる書き込みをする
書込信号CPWRを受ける。上記読出信号CPRDは
双方向バスドライバ３の一方の制御信号入力端子
GBAにも入力され、又、ノア回路６から出力さ
れる書込信号WRは双方向バスドライバ３の他方
の制御信号入力端子GABにも入力される。

この第２図に示したモジユール回路１はｎ個第
３図に示すようにデータ入力側においてデータバ
スにより互いに接続されている。即ち、各モジユ
ール回路１₁，１₂，…１ｎの各双方向バスドライ
バ３の一方の入出力端子Ａがすべて図示しない
CPUのデータバスに接続されている。尚、各モ
ジユール回路１ａ，１ｂ，…１ｎが受けるアドレ
ス信号及び各種制御信号は第２図の場合に同じな
ので第３図には図示しない。７はデータラツチ回
路で、CPUのデータバスに入力端子Ｄ及び出力
端子Ｑが共に接続されている。そして、制御端子
CK及びOCに入力信号を反転して受けるノア回路
８及び９からの出力信号を受ける。このデータラ
ツチ回路７は初期設定のためのラツチと、CPU
による読み出しのためのラツチとを行う。

次に、第２図及び第３図に示すメモリ制御回路
の動作を説明する。

先ず、CPUによりビデオRAM２に書き込む場
合は双方向バスドライバ３がCPUによるアクセ
スが可能な期間書込信号CPWRにより入出力端
子ＡからＢへ信号を伝送する状態にする。する
と、データバスによりCPUから伝送されたデー
タ信号は双方向バスドライバ３を通してビデオ
RAM２に書込まれる。勿論、この時ビデオ
RAM２に加わるアドレス信号は図示しないアド
レスセレクタを介してCPUから伝送されたアド
レス信号である。

ビデオRAM２からCPUへデータ信号の読み出
しは次のようにして行なわれる。即ち、CPUに
よるアクセスが可能な期間双方向バスドライバ３
は読出信号CPRDにより出力端子Ｂ側からＡ側へ
データ信号を伝送する状態になる。データラツチ
回路７はCPUによるアクセスが可能な各期間の
最後の時点（読出信号CPRDの立ち上がりエツ
ジ）でデータバスを伝送されるデータ信号をラツ
チする。尚、データラツチ回路７はラツチをする
前は出力端子Ｑがハイインピーダンスになつてい
る。ラツチが終了し、アクセス可能期間が終了す
ると双方向バスドライバ３がハイインピーダンス
になり、メモリからの出力データはなくなるが、
データラツチ出力コントロール信号RDGが読出
信号CPRDの立ち上がりエツジでアクテイブにな
り、データラツチ回路７によつてラツチされたメ
モリから出力されていた同じデータ信号がCPU
のデータバスに出力され、CPUが適当なタイミ
ング（CPUの読出タイミング）でデータを読み
込む。データラツチ出力コントロール信号RDG
はCPUの読み出しが終了する時点（CPURDの立
ち上がりエツジ）でノンアクテイブになる。

又、初期設定をするときはCPUはデータラツ
チ回路７にデータバスにより伝送されたデータ信
号をラツチさせる。第１図のｊと同様にノア回路
６へ書込信号INIWRが１垂直走査期間ビデオ
RAM２に入力され、ビデオRAM２はその期間
書込状態にされ、その期間データラツチ回路７は
ラツチしたデータ信号を出力し得る状態になる。
又、その垂直走査期間双方向バスドライバ３は書
込信号WRにより入出力端子ＡからＢ側へデータ
信号を送出する状態に保持される。従つて、その
期間データラツチ回路７がラツチしたデータ信号
をデータバスドライバ３を介してビデオRAM２
に伝送し、データ信号がビデオRAM２に書き込
まれる。

このように、第２図及び第３図に示した実施例
によれば、書き込み、読み出しのためのデータを
ラツチするデータラツチ回路７はCPUへの読み
出しのためのラツチと初期設定のためのラツチと
の２つの機能を果し、しかもその数はモジユール
回路１₁，１₂，…の数（ｎ）に無関係に１個で済
む。従つて、メモリ制御回路の回路構成をきわめ
て簡単にすることができる。

発明の効果 以上の述べたように本発明メモリ制御回路は、
並列的にデータが読み出される複数のランダムア
クセスメモリを書き込み読み出し制御するメモリ
制御回路であつて、前記各ランダムアクセスメモ
リに対応して双方向バスドライバが設けられ、該
各双方向バスドライバの一方の側の入出力端子と
その双方向バスドライバに対応するランダムアク
セスメモリのデータバスとが互いに接続され、各
双方向バスドライバの他方の側の入出力端子は１
つのCPUのデータバスに接続され、更に該CPU
のデータバスに１つのデータラツチ回路のデータ
入力端子とデータ出力端子とがそれぞれ接続さ
れ、そして、上記ランダムアクセスメモリからの
読み出し終了時点で上記データラツチ回路による
ラツチをすると共にそのデータを出力し、その出
力を上記CPUが読み出しを終了した時点で終了
するようにしたことを特徴とするものである。

従つて、本発明によれば、データラツチ回路が
各ランダムアクセスメモリに対応して設けられた
双方向バスドライバの働きによつて双方向ドライ
バラツチとして機能し得るので、CPUへの読み
出しのためのラツチも、初期設定のためのラツチ
もそのデータラツチ回路により行なわせることが
できる。そして、上記データラツチ回路は並列に
動作させるランダムアクセスメモリの数の如何に
拘らず１個で済むのでメモリ制御回路の構成を簡
単にすることができる。

【図面の簡単な説明】

第１図は従来例を示す回路ブロツク図、第２図
及び第３図は本発明メモリ制御回路の実施の一例
を示すもので、第２図は１つのランダンアクセス
メモリとそれに対応した回路を示す回路ブロツク
図、第３図はメモリ制御回路全体を示す回路ブロ
ツクである。 符号の説明、２……ランダムアクセスメモリ、
３……双方向バスドライバ、７……データラツチ
回路。

Claims (1)

1. 【特許請求の範囲】 １ 並列的にデータが読み出される複数のランダ
   ムアクセスメモリを書き込み読み出し制御するメ
   モリ制御回路であつて、 前記各ランダムアクセスメモリに対応して双方
   向バスドライバが設けられ、 上記各双方向バスドライバの一方の側の入出力
   端子とその双方向バスドライバに対応するランダ
   ムアクセスメモリのデータ端子とが互いに接続さ
   れ、 各双方向バスドライバの他方の側の入出力端子
   は１つのCPUのデータバスに接続され、 更に上記CPUのデータバスに１つのデータラ
   ツチ回路のデータ入力端子とデータ出力端子とが
   それぞれ接続され、 そして、上記ランダムアクセスメモリからの読
   み出し終了時点で上記データラツチ回路によるラ
   ツチをすると共にそのデータを出力し、その出力
   を上記CPUが読み出しを終了した時点で終了す
   るようにした ことを特徴とするメモリ制御回路。