JPS6083143A - 同期スタ−ト回路 - Google Patents
同期スタ−ト回路Info
- Publication number
- JPS6083143A JPS6083143A JP19187083A JP19187083A JPS6083143A JP S6083143 A JPS6083143 A JP S6083143A JP 19187083 A JP19187083 A JP 19187083A JP 19187083 A JP19187083 A JP 19187083A JP S6083143 A JPS6083143 A JP S6083143A
- Authority
- JP
- Japan
- Prior art keywords
- emulators
- emulator
- terminal
- circuit
- emulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータを用いたブロードタイプ
システムの開発装置（以下エミュレータと呼ぶンに関す
る。
システムの開発装置（以下エミュレータと呼ぶンに関す
る。
本発明性従来単独で使用していたエミュレータを、複数
同時に使用することを可能とするもので各々のエミュレ
ータを１つのエミュレータに同期して始動させることが
出来る装置を提供するものである。
同時に使用することを可能とするもので各々のエミュレ
ータを１つのエミュレータに同期して始動させることが
出来る装置を提供するものである。
本発明はエミュレータを複数台同時使用する形態（以下
マルチエミュレータと呼ぶ）において、各々のエミュレ
ータを１つのエミュレータに同期させ全エミュレータを
始動でするように実現させたもので、エミユレーション
を行うマイクロコンピュータ（以下単にエミュレーショ
ンＣＰＵと呼ぶ）が自己の動作機能を遅らせることがで
きるようにした同期スタート回路である。
マルチエミュレータと呼ぶ）において、各々のエミュレ
ータを１つのエミュレータに同期させ全エミュレータを
始動でするように実現させたもので、エミユレーション
を行うマイクロコンピュータ（以下単にエミュレーショ
ンＣＰＵと呼ぶ）が自己の動作機能を遅らせることがで
きるようにした同期スタート回路である。
本発明は、第１図のＣ端子を本発明と同様の形式をもっ
た同期スタート回路の第１図のＣ端子に相等する端子に
接続して用いる。またＳＷはマルチエミュレータを構成
する１つのエミュレータのみＯＮとする構成をとる。オ
ープンコレクタタイプの論理回路であるバッファ（Ｂｕ
ｆｆｅｒ ）回路によってマルチエミュレータを構成す
る他のエミュレータに、目的とするプログラムをエミュ
レータにかけ実行させる期間（以下エミュレーションと
呼ぶ）とそう士ない期間とを区別する信号（以下エミュ
レーション信号と呼ぶ）を出力でさると共に他のエミュ
レータからのエミュレーション信号を入力できる形式で
ある。
た同期スタート回路の第１図のＣ端子に相等する端子に
接続して用いる。またＳＷはマルチエミュレータを構成
する１つのエミュレータのみＯＮとする構成をとる。オ
ープンコレクタタイプの論理回路であるバッファ（Ｂｕ
ｆｆｅｒ ）回路によってマルチエミュレータを構成す
る他のエミュレータに、目的とするプログラムをエミュ
レータにかけ実行させる期間（以下エミュレーションと
呼ぶ）とそう士ない期間とを区別する信号（以下エミュ
レーション信号と呼ぶ）を出力でさると共に他のエミュ
レータからのエミュレーション信号を入力できる形式で
ある。
本発明はオープンコレクタタイプの論理ゲート回路を用
いることによってエミュレーション信号をワイヤード（
ｗｉｒｅｄ）接続できることを基本的な動作原理とする
ものである。
いることによってエミュレーション信号をワイヤード（
ｗｉｒｅｄ）接続できることを基本的な動作原理とする
ものである。
本発明を実施例図の第１図に関連して説明すれば次の如
くである。
くである。
エミュレータをマルチエミュレータに構成してエミュレ
ーションを行う場合は、Ｃ端子の論理はｆ／ｌｚチェミ
ュレータヲ構成する他のエミュレータの状態によって影
響を受けマルチエミュレータを構成する全エミュレータ
がエミュレーション状態のときは論理「ｌ」、そうでな
い時すなわちマルチエミュレータを構成するエミュレー
タの中に１つでもエミュレーション状態でないものが存
在する時は論理「０」である。但しエミュレーション信
号はアクティブ（ａｃｔｉｖｅ） Ｈｉｇｈで論理１で
ある。今、第１図の回路のａ、ｂ、Ｃ端子にそれぞれ第
２図のａ、ｂ、Ｃ端子の信号を与えたとすると、ｂ端子
が０から１となった時この回路を有するエミュレータが
エミュレーション状態に入るが、Ｃ端子は他のエミュレ
ータがまだエミュレーション状態に入っていないため（
ｔｌ−ｔ２ の期間ン０である。従って０５の入力は共
に１となシ出力は０となる。この０５の出力信号はＧ２
のＡＮＤ回路を通してＪｌをアクティブにしＭを待ち状
態とする。但し、ＭはアクティブＬｏｗである。そして
マルチエミュレータを構成している全エミュレータが全
てエミュレーション状態となるｔ２Ｃ）［前まで続＠、
ｔ２になった瞬間にＣ端子はｌとなりＧ４のインバータ
（工ＮＶＥルＴＥ几）回路によって０５の入力の１方が
０となり、Ｇ５の出力が０から１に変わシＧ２を通□し
てｇｌを１にしてＭを待ち状態から解除しエミュレーシ
ョンを開始する。
ーションを行う場合は、Ｃ端子の論理はｆ／ｌｚチェミ
ュレータヲ構成する他のエミュレータの状態によって影
響を受けマルチエミュレータを構成する全エミュレータ
がエミュレーション状態のときは論理「ｌ」、そうでな
い時すなわちマルチエミュレータを構成するエミュレー
タの中に１つでもエミュレーション状態でないものが存
在する時は論理「０」である。但しエミュレーション信
号はアクティブ（ａｃｔｉｖｅ） Ｈｉｇｈで論理１で
ある。今、第１図の回路のａ、ｂ、Ｃ端子にそれぞれ第
２図のａ、ｂ、Ｃ端子の信号を与えたとすると、ｂ端子
が０から１となった時この回路を有するエミュレータが
エミュレーション状態に入るが、Ｃ端子は他のエミュレ
ータがまだエミュレーション状態に入っていないため（
ｔｌ−ｔ２ の期間ン０である。従って０５の入力は共
に１となシ出力は０となる。この０５の出力信号はＧ２
のＡＮＤ回路を通してＪｌをアクティブにしＭを待ち状
態とする。但し、ＭはアクティブＬｏｗである。そして
マルチエミュレータを構成している全エミュレータが全
てエミュレーション状態となるｔ２Ｃ）［前まで続＠、
ｔ２になった瞬間にＣ端子はｌとなりＧ４のインバータ
（工ＮＶＥルＴＥ几）回路によって０５の入力の１方が
０となり、Ｇ５の出力が０から１に変わシＧ２を通□し
てｇｌを１にしてＭを待ち状態から解除しエミュレーシ
ョンを開始する。
ｔ２を経過するとＣ端子からの待ち信号がＧｌの０几論
理回路によって有効となｊ９Ｇ２のＡＮＤ回路を通して
Ａ’ｌをアクティブにしＭへ待ち信号が入力され適正な
エミュレータｙ７が行なわれる。
理回路によって有効となｊ９Ｇ２のＡＮＤ回路を通して
Ａ’ｌをアクティブにしＭへ待ち信号が入力され適正な
エミュレータｙ７が行なわれる。
マルチエミュレータに構成せずにこの回路を有するエミ
ュレータ単体でエミーＶ−ジョンを行う場合は、Ｃ端子
を開放状態として用いるのでＣ端子の信号レベルはｂ端
子のこのエミュレーションのエミュレーション信号に依
存するので、Ｇ５の入力の１方は必ず論理０となるので
０５の出力は１とな９．Ｇ５の出力がｌをアクティブに
することはない、Ｊｌをアクティブにするのはａからの
信号によってのみであり、シかもＧｌの０几回路によっ
てエミーレーシＮ／期間に限って有効とすることができ
る。
ュレータ単体でエミーＶ−ジョンを行う場合は、Ｃ端子
を開放状態として用いるのでＣ端子の信号レベルはｂ端
子のこのエミュレーションのエミュレーション信号に依
存するので、Ｇ５の入力の１方は必ず論理０となるので
０５の出力は１とな９．Ｇ５の出力がｌをアクティブに
することはない、Ｊｌをアクティブにするのはａからの
信号によってのみであり、シかもＧｌの０几回路によっ
てエミーレーシＮ／期間に限って有効とすることができ
る。
本発明は以上説明したようにエミュレーションＣＰＵが
その機能を遅らせることが出来る機能を有するものなら
ば、本発明によって同期始動することが可能である。
その機能を遅らせることが出来る機能を有するものなら
ば、本発明によって同期始動することが可能である。
第１図は本発明による同期スタート回路の１つの実施例
を示す回路図、第２図は第１図に示す回路の動作を説明
するための図面である。 Ｇｌ・・・・・・（ＪＲ回路、Ｇ２・・・・・・ＡＮＤ
回路、Ｇ３・・・・・・オープンコレクタタイプのバッ
ファ回路、Ｇａ−−−−−−ＩＮＶ’ＥＲＴＥＲ回路、
Ｇ ５−−・−ＮＡＮＤ 回路、Ｍ・・・・・・動作を
待たせる機能を持ったマイクロコンビーータ、几・・・
・・・抵抗器、ＳＷ・・・・・・スイッチ。 第１図及び第２図のｌ・・・・・・Ｍの動作を待ｆｃぜ
る機能を制御する端子の入力ライン及びそのライン上の
信号、第１図及び第２図のａ・・・・・・ターゲットシ
ステムの待ち信号の入力端子及びその信号、第１図及び
第２図のｂ・・・・・・エミュレーション信号入力端子
及びその信号、第１図及び第２図のＣ・・・・・・エミ
ュレーション信号の他エミュレータへの出力と他エミュ
レーメからの入力端子及びその信号。
を示す回路図、第２図は第１図に示す回路の動作を説明
するための図面である。 Ｇｌ・・・・・・（ＪＲ回路、Ｇ２・・・・・・ＡＮＤ
回路、Ｇ３・・・・・・オープンコレクタタイプのバッ
ファ回路、Ｇａ−−−−−−ＩＮＶ’ＥＲＴＥＲ回路、
Ｇ ５−−・−ＮＡＮＤ 回路、Ｍ・・・・・・動作を
待たせる機能を持ったマイクロコンビーータ、几・・・
・・・抵抗器、ＳＷ・・・・・・スイッチ。 第１図及び第２図のｌ・・・・・・Ｍの動作を待ｆｃぜ
る機能を制御する端子の入力ライン及びそのライン上の
信号、第１図及び第２図のａ・・・・・・ターゲットシ
ステムの待ち信号の入力端子及びその信号、第１図及び
第２図のｂ・・・・・・エミュレーション信号入力端子
及びその信号、第１図及び第２図のＣ・・・・・・エミ
ュレーション信号の他エミュレータへの出力と他エミュ
レーメからの入力端子及びその信号。
Claims (1)
- マイクロコンピュータを用いたブロードタイプシステム
の開発装置を複数台使用する形態において、目的とする
プログラムをこの開発装置にかけ実行させる期間とそう
でない期間とを区別する信号を用い、これをオープンコ
レクータイプの論理ゲート回路を通して他のブロードタ
イプシステムの開発装置と接続した同期スタート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19187083A JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083143A true JPS6083143A (ja) | 1985-05-11 |
| JPH044614B2 JPH044614B2 (ja) | 1992-01-28 |
Family
ID=16281844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19187083A Granted JPS6083143A (ja) | 1983-10-14 | 1983-10-14 | 同期スタ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083143A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
-
1983
- 1983-10-14 JP JP19187083A patent/JPS6083143A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149660A (en) * | 1980-04-23 | 1981-11-19 | Hitachi Ltd | Composite computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044614B2 (ja) | 1992-01-28 |
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