JPS6083154A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は行方向からのデータも列方向からのデータも高
速に書込み読出しを行ない得るデータ記憶装置に関する
。

従来クリの構成とその問題点 独立に動作出来るＮ個のメモリに対して列方向から及び
列方向からのデータをＮビット並列に書込み読出しが出
来るだめの方法として、全データを行方向、列方向にそ
れぞれＮビットごとに分割し、ＮＸＮビットで構成され
たブロックを処理単位とし、ブロック内の同−行内及び
同一列内のデータが同一メモリに割り振られないように
並列に動作出来るＮ個のメモリに割り振り記憶するとい
う方法が考案されている。

ブロック内の同−行内及び同一列内のデータを総て異な
ったメモリに割り振り記憶する方法として、例えばＮ−
３２の場合を考えると、ブロック内の１行目（ｉ−１〜
３２）のデータをニー１ビツト巡回シフトして、１行目
のデータを各メモリの３２ｋ（、＋ｉ−１番地に割り振
り記憶する方法である。第１図は番号付けを行なった３
２Ｘ３２ビツトのデータを示す図で、第２図は第１図の
データを上記の方法で割り振った場合にメモリｍ１〜ｍ
３２に記憶されるデータを示す図である。

第３図は第２図のように谷メモリにデータを割り振る場
合に、列方向での書込み読出しの時メモリに与えるアド
レスを示す図で、第３図から明らかなように、列方向で
の書込み読出しではメモリに与えるアドレスが１ずつ加
算された値（メモリｍｊｌｄ３２ｋｏ＋ｉ番地が与えら
れた時、メモリｍｊには３２に、）＋ｍｏｄ３２（ｉ＋
ココ−））が与えられることになる。このだめに、各メ
モリに対してアドレス変換処理したアドレスを与える必
要があり、Ｎに比例してメモリのアドレス変換処理に要
する回路規模が増大する欠点がある。

捷だ、Ｎが大きくなると高速に動作出来る巡回シフトレ
ジスタを構成する必要性が起ζ２す、高速に動作出来る
素子を用いることによる発熱の問題が発生する欠点があ
る。

発明の目的 本発明の目的は独立に動作出来るＮ＝２　個のメモリを
有し、行方向からのデータ及び列方向からのデータもＮ
ビットずつ並列に書込み読出しを行ない得るデータ記憶
装置にあって、メモリに対するアドレス変換処理に要す
る回路規模の増大を抑制し、かつデータの並び換えにお
いて高速に処理しなければならない部分を軽減させたデ
ータ記憶装置を提供することである。

発明の構成 上記の目的を達成するために本発明では、２ｎ１４−ｎ
２×２ｎ１＋ｎ２ビツトのデータで構成されたブロック
内を行方向、列方向にそれぞれ２　ヒツトごとに区切ｐ
　、　２”　Ｘ　２”　ビットのデータで一つのユニッ
トとして２　×２　個のユニットを構成し、ブロック内
の行方向（或いは列方向）の２ｎ１＋ｎ２　ビノトの入
力データに対して、入力データが属する２ｎ　２個の各
ユニット内で２　ビットのデータが占める位置に対応さ
せて所定量をビット単位で巡回シフトすること及びブロ
ック内で入力データが属する２ｎ２個の谷ユニット内が
占める位置に対応させて所定量を２　ビット単位で巡回
シフトすることとによりデータの並び換えを行なうよう
にし、独立に動作可能な２　個のメモ’）、ｍ＋　＋　
ｍ、　２１・・・・・・＋　ｍ　、、ｉ１１＋１２のア
ドレス入力’Ｏ＋ａ１＋・・・・・・＋　ａｎｌ−１の
ｎ１本に関しては、各メモリｍ２Ｈ，，、や、のアドレ
ス入力を共通にしてアドレス値ｕ１　が入力、各メモリ
ｍ２ｎ１０．＋２のアドレス入力を共通にしてアドレス
値ｕ２　が入力。

・・・・・・、各メモリｍ２ｎ１１、＋２ｎ１（ｏ≦１
≦２−１）のアドレス入力を共通にしてアドレス値ｕ２
ｎ１が入力されるように配線、アドレス入力ｂＯ，ｂ１
．・・・・・・。

ｂｎ２−　＋のｎ２本に関してハ、各メモリｍｊ　のア
ドレス入力を共通にしてアドレス値ｖ１　が入力、各メ
モリｍ２ｎ１＋］のアドレス入力を共通にしてアドレス
値ｖ２　が入力、・・・・・・、谷メモリｍｚ”Ｎ　（
２ｎ２−＋　）＋フ（１≦コ≦２ｎ１）のアドレス入力
を共通にしてアドレス値ｖｙ　が入力されるように配線
し、アドレス値ｕ）（（１≦Ｘ≦２ｎ１）　Ｉｒｉブロ
ック内における行方向（列方向）からのデータの書込み
読出しの時はデータの位置に応じた同じ値に設定、列方
向（行方向）からのデータの書込み読出しの時はデータ
の位置に応じた個々の値に設定、アドレス値Ｖｙ（１≦
ｙ≦２ｎ２）はブロック内における行方向（列方向）か
らのデータの書込み読出しの時はデータの位置に応じた
同じ値に設定、列方向（行方向）からのデータの書込み
読出しの時はデータの位置に応じた個々の値に設定する
ようにする。

実施例の説明 以下本発明の実施例について説明する。並列に取扱うデ
ータが従来例で用いだのと同じでＮ−３２であるとする
。第４図は３２Ｘ３２ビツトで構成されたブロックがユ
ニット分けし、各ユニットに番号付けを行った図であり
、第６図はユニット内のデータに畢号付けを行′った図
である。３２Ｘ３２ビツトで構成された一つのブロック
が第４図に示すように行方向、列方向にそれぞれ８ビツ
トずつ区切られ、第６図に示すように８×８ビツトのデ
ータで一つのユニットを形成、計４×４−１６ユニツト
から構成される場合について述べる。

第６図は本発明の一実施例におけるデータ記憶装置のブ
ロック図である。１〜４は３２ビツトの入力データを８
ビツトずつ取込むラッチ、５〜８ば２８の共通バスを介
してラッチ１〜４の８ビツトのデータをそれぞれ取込む
ラッチ、９〜１２はラッチ５〜９からの８ビツトのデー
タをそれぞれ巡回シフトするシフトレジスタ％　１３は
ラッチ１〜４が共通バス２８上にデータを出力するタイ
ミング及び、ラッチ５〜８が共通バス２８上のデータを
取込むタイミングを制（財）、またシフトレジスタ９〜
１２での巡回シフト量を指定制御する入力データ制御回
路、１４は３２ビツトのデータを並列に書込み或いは読
出すことが出来るように３２個の独立に動作可能なメモ
リで構成するメモリ回路、１６〜１８はメモリ回路１４
から読出されたデータを８ビツトずつ取込みそのデータ
を巡回シフトするシフトレジスタ、１９〜２２はシフト
レジスタ１６〜１８からのデータを取込むラッチ、２３
〜２６は共通バス２９を介してラッチ１９〜２２の８ビ
ツトのデータをそれぞれ取込み３２ビツトの出力データ
が編成するラッチ、２７はラッチ１９〜２２が２９の共
通バス上にデータを出力するタイミング及び、ラッチ２
３〜２６が共通バス２９上のデータを取込むタイミング
を制御、寸たシフトレジスタ１６〜１８での巡回シフト
”ｕｆヲ指定制（財）する出力データ制御回路である。

第７図はメモリ回路１４のアドレス配線を詳細に記述し
た図である。１０１〜１３２は独立に動作可能な３２個
のメモリｍ１〜Ｊ２であり、アドレス入力’Ｏ＋ＩＬ１
．ａ２はメモリｍｌ　＋　ｍ９１　ｍ＋　７　＋　ｍ２
５において共通、メモリｍ２＋　ｍ１０＋　ＩＪ８＋　
ｍ２６　において共通、・・・・・・、メモリｍ８１　
”１６　＋　”２４　＋　ｍ５２　において共通となる
ように配線、アドレス入力ｂｏ。

ｂ１ｕメモリｍ１〜ｍ８において共通、メモリｍ９〜ｍ
１６において共通、メモリ”ｈ７〜ｍ２４において共通
、メモリｍ２５〜ｍ５２において共通となるように配線
、１だ残りのアドレス入力のｎＱ　本に関しては総ての
メモリに共通に配線する。１３３〜１４０は共通に配線
した各アドレス入力ａＯ＋　ａｌ　＋　’Ｌ２の値を定
めるアドレス変換用のリードオンリー・メモリ（ＲＯＭ
）Ｒ，〜Ｒ８であり、メモリ回路１４に与えられたアド
レスの値を行方向の取扱いか列方向の取扱いかに対応さ
せてアドレスの値を定める。メモリＲ１はメモリＪ　＋
　第９　＋　ｍｉ７　＋　ｍ２５のアドレス値ｕｌ、メ
モリＲ２はメモリｍ２＋　ｍｉＯ＋　ＪＥＩＴｍ２６の
アドレス値ｕ２．・・・・・・、メモリＲａｇメモリｍ
８＋Ｊ６シｍ２４＋ｍ３２のアドレス値ｕ８　を定める
。

１４１〜１４４は共通に配線した各アドレス入力ｂｏ、
ｂ１の値を定めるアドレス変換用のリードオンリー・メ
モリ（ＲＯＭ）Ｒ９〜Ｒ１２でありメモリ回路１４に与
えられたアドレスの値を行方向の取扱いか列方向の取扱
いかに対応させてアドレスの値を定める。メモリＲ９は
メモリｍ１〜ｍ８のアドレス値ｖ１、メモリＲ１ｏＨメ
モリｍ９〜ｍ＋６のアドレス値７２％メモリＲＮはメモ
リｍ１７〜ｍ２４のアドレス値ｖ３、メモリＲ１２はメ
モリｍ２５〜ｍ３２のアドレス値ｖ４　を定める。

３２Ｘ３２ビツトで構成されたブロックは第４図、第６
図に示したように８×８ビツトのデータで一つのユニッ
トを形成、計４Ｘ４＝１６ユニットから構成されており
、ブロック内の行方向の３２ビツトのデータは１タリ目
から３２タリ目までのデータが、列方向の３２ビツトの
データは１行目から３２２行目でのデータが順に並んで
いるとし、寸ず行方向からの書込みの場合について説明
する。

入力されてくる３２ビツトのデータは８ビツトずつ順に
４つの単位に分解し、ランチ１〜４に順に８ビツトずつ
取込む。入力データ制（財）回路１３はラッチ１〜４に
対して共通バス２８にデータ出力するタイミング信号を
、ラッチ５〜８に対して　゛共通バス２８上のデータを
取込むタイミング信号を与える。第８図は入力データ制
御回路１３がラッチ１〜４に対して与えるデータ出力す
るタイミング信号とラッチ５〜８に対して与えるデータ
を取込むタイミング信号を示した図で、第８図Ａ〜Ｄは
それぞれラッチ１〜４に与えるタイミング信号、Ｋ−Ｈ
ｊ−ｊ入力されてくるデータのブロック内での行番号に
対応してラッチ６〜８にそれぞれ与えられるタイミング
信号である。第９図ａは行番号に対応してラッチ６〜８
に与えられるタイミング信号の対応図である。この対応
表よりデータが８ビット単位で巡回シフトされ、ラッチ
５には第４図に示す番号付けされたユニッ）（１，１）
。

〔２，４〕、〔３，３〕、〔４，２〕が、ラッチ６ＶＣ
は（１＋　２）＋　（２＋　１〕＋　（３１４）。

（４，３）が、ラッチ７には（１，３：］、（２＋２〕
、〔３，１〕、〔４，４〕が、ラッチ８には（’１．４
〕、［：２．ａ：）、［ｌ：３，２）、（４，４）が取
込筐れる。ランチ６〜８からのそれぞれのデータはシフ
トレジスタ９〜１２に送られ、シフトレジスタ９〜１２
はそれぞれ入力データ制御回路１３からのシフト量の指
令により、ユニット内の１行目（１≦１≦８）のデータ
はｉ−１ビツト右に巡回シフトするシフトレジスタ９の
データはメモリｍ１〜ｍε、シフトレジスタ１０のデー
タはメモリｍ９〜ｍ１６、シフトレジスタ１１のデータ
はメモリｍ１７〜ｍ２４、シフトレジスタ１２のデータ
はメモリｍ２５〜ｍ３２に記憶する。

メモリに与えるアドレスに関して、総てのメモリに共通
に配線されたアドレス入力のｎ、）本はブロックを規定
するものでブロック内では一定のアドレス値を与える。

アドレス人力ａｎ　＋　ａ＋　＋　ａ２（／Ｃ対するア
ドレス値ｕ１〜ｕ８は行方向からの取扱いの時、総ての
ｕｘ　（１≦Ｘ≦ム）を同じ値にし、各ユニット内の１
行目のデータに対してＨｕｚ＝ｉ−１のアドレス値を対
応させる。アドレス人力ｂｏ。

ｂｌに対するアドレス値ｖ１〜ｖ４も行方向からの取扱
いの時、総てのｖｙ（１≦ｙ≦４）を同じ値にし。

ブロック内のコ行目（１≦コ≦４）のユニットに対して
Ｖｙ　＝ｊ　−１のアドレス値を対応させる。第１ｏ図
は第４図に示す番号付けされたユニットが上記の方法で
メモリに記憶された状態を示す図、第１１図は第５図に
示す番号付けされた各ユニット内のデータが上記の方法
でメモリに記憶された状態を示す図である。゛第１０図
、第１１図においてアドレス入力のうちｂ１＋　１）０
＋　ａ２νａ１・ａＱを下位５ビツトとして記憶される
番地を記載している。

列方向からの書込みの場合、入力されてくる３２ビツト
のデータ１ｌ−ｊ：８ビツトずつ頓に４つの単位に分解
し、ランチ１〜４に順に８ビツトずつ取込む。

入力データ制（財）回路１３は行方向の場合と同様に。

ランチ１〜４に対して共通バス２８にデータ出力するタ
イミング信号（第８図Ａ−Ｄ）を、ランチ５〜８に対し
て共通バス２８上のデータを取込むタイミング信号（第
８図Ｅ〜Ｈ）を入力されてくるデータのブロック内での
列番号に対応して与える。第９図すは列番号に対応して
ラッチ５〜８に与えられるタイミング信号の対応図であ
る。この対応表より、ラッチ６〜８には行方向の場合と
同じ第４図に示す番号付けされたユニットが取込まれる
。ラッチ５〜８からのそれぞれのデータはシフトレジス
タ９〜１２に送られ、シフトレジスタ９〜１２ばそれぞ
れ入力データ制御回路１３からのシフト量の指令により
、ユニット内の１列目（１≦１≦８）のデータは１−１
ビツト右に巡回シフトする。シフトレジスタ９のデータ
はメモリｍ１〜ＩＪ、シフトレジスタ１ｏのデータはメ
モリｍ９〜ｍ１６．シフトレジスタ１１のデータはメモ
リｍ１フルｍ２４％／フトレジスタ１２のデータはメモ
リｍ２５〜ｍ３２に記憶する。

メモリに与えるアドレスに関して、総てのメモリに共通
に配線されたアドレス入力のｎｏ　本はブロックを規定
するもので行方向の場合と同様に、ブロック内では一定
のアドレス値を与える。アドレス入力’Ｏ＋　ａｊ　＋
　ＩＬ２に対するｕｘ　（１≦Ｘ≦８）は列方向からの
取扱いの時、ユニット内の１列目のデータに対してｕｚ
　＝ｍｏｄ６　（ａ−ｉ＋ｘ　）　＋７）７ドレスを対
応させる。第１２図はユニット内の列番号とそれに対応
するアドレス値ｕ１〜ｕ８を示す図である。アドレス人
力ｂｏ、ｂ、に対するアドレス値Ｖｙ　（１≦ｙ≦４）
は列方向からの取扱いの時、ブロック内のフ行目（１≦
）≦４）のユニット対してＶｙ　：　ｍ　Ｏｄ４（４］
　＋ｙ　）のアドレスを対応させる。第１３図はブロッ
ク内のユニットの列番号とそれに対応するアドレス値ｖ
１〜ｖ４を示す図である。上記の方法でメモリにデータ
を記憶すると、列方向から書込んだ場合を示す第１０図
、第１１図と全く同じようにデータのメモリへの割り振
り記憶を行なうことが出来る。

次にデータの読出しの場合について説明する。

１ず行方向の３２ビツトのデータを読出す場合、第４図
、第５図に示すブロック内のデータは第１゜図、第１１
図に示すように記憶されているから、メモリに与えるア
ドレスに関して、総てのメモリに共通に配線されたアド
レス入力の１０本はブロックを規定するものでブロック
内では一定のアドレス値を与える。アドレス入力ａＯｒ
　’ｌ　＋　’２に対するアドレス値ｕ１〜ｕ８は行方
向からの取扱いの時、総ての敗（１≦Ｘ≦８）を同じ値
にし、各ユニット内の１行目（１≦１≦８）のデータに
対してｎ　ｕｚ　＝　ｉ−１のアドレス値を、アドレス
入力ｂｏ。

ｂｌに対するアドレス値ｖ１〜ｖ４も行方向からの取扱
いの時、総てのＶｙ　（１≦ｙ≦４）を同じ値にし、ブ
ロック内の３行目（１≦ｊ≦４）のユニット対してｖｙ
＝コー１のアドレス値を与えて、メモリｍ１〜ｍ４２か
らデータを読出す（、メモリｍ１〜ｍ８からのデータは
シフトレジスタ１６、メモリｍ９〜ｍ＋６からのデータ
はシフトレジスタ１６、メモリＪ７〜ｍ２４からのデー
タはシフトレジスタ１７、メモリｍ２５〜ｍ３２からの
データはシフトレジスタ１８に取込む。

シフトレジスタ１６〜１８に取出されたデータはユニッ
ト内の行番号に対応して巡回ソフトさ７１でいるから、
各シフトレジスタ１５〜１８Ｖ？：、おいて出力データ
開側１回路２７からのシフト−ｊ、ｉ、の指令により、
ユニット内の１行目のデータＩＪ、　ｉ　−１ビツト左
に巡回シフトしてもとの状態に戻し、そ）１ぞれランチ
１９〜２２に送る。ラッチ１９〜２２に取込まれた８ビ
ツトずつの３２ビツトのデータはブロック内の行番号（
ユニットの貸幣＋′Ｊ、　）に対応して８ビット単位で
巡回シフトされているから、もとの状態に戻すために出
力データ制０４１回路２７はラッチ１９〜２２に対して
共通バス２９にデータ出力するタイミング信号を、ラッ
チ２３〜２６に対して共通バス２９上のデータを取込む
タイミング信号を与える。出力データ制＠１回路２７が
ラッチ１９〜２２に対して与えるデータ出力するりイミ
ング信号は第８図Ａ−Ｄで、ラッチ２３〜２６に与える
タイミング信号は読出されるデータのブロック内での行
番号に対応して第８図Ｅ〜Ｈをそれぞれ与える。第１４
図ａは行番号に対応してラッチ２３〜２６に与えられる
タイミング信号の対応図である。これにより、ランチ２
３〜２６から３２ビツトのデータが１列目から順に３２
列目まで並んだ形で取出せる。

列方向の３２ビツトのデータを読出す場合、メモリに与
えるアドレスに関して、総てのメモリに共通に配線され
たアドレス入力のｎＱ本はブロックを規定するものでブ
ロック内では一定のアドレス値を与える。アドレス入力
’Ｏ＋ａ１＋ａ２に対するｕｘ　（１≦Ｘ≦８）は列方
向からの取扱いの時、ユニット内のｉ列目（１≦１≦８
）のデータに対して第１２図に示すｕ、（＝　ｍ　ｏｄ
Ｂ　（８−ｉ＋Ｘ　）のアドレスを、アドレス入力ｂｏ
、ｂ１に対するアドレス値ｖｙ（１≦ｙ≦４）は列方向
からの取扱いの時、ブロック内のｊ行目（１≦ｊ≦４）
のユニット対してｖｙ　＝　ｍ　ｏ　ｄ４　（４：ｌ　
＋　１　）のアドレスを与え、メモリｍ１〜ｍ５２から
データを読出す。／フトレジスタ１６〜１８へ取込むデ
ータは行方向からの取出し時と同じである。

シフトレジスタ１６〜１８に取出されたデータはユニッ
ト内の列番号に対応して巡回／フトされているから、各
シフトレジスタ１６〜１８において出力データ制（財）
回路２７からの／フト量の指令により、ユニット内の１
列目のデータは１−１ビツト左に巡回シフトしてもとの
状態に戻し、それぞれラッチ１９−２２に送る。行方向
の場合と同様に、ラッチ１９〜２２に取込１れだ８ビツ
トずつの３２ビツトのデータはブロック内の列番号（ユ
ニットの列番号）に対応して８ビット単位で巡回シフト
されているから、もとの状態に戻すために出力データ制
（財）回路２７（ｌ″ｊ：ラッチ１９〜２２に対して共
通バス２９にデータ出力するタイミング信号（第８図Ａ
−Ｄ）を、ラッチ２３〜２６（で対して共通バス２８上
のデータを取込むタイミング信号（第８図１＋ニーＨ）
を読出されるデータのブロック内での列番号に対応して
与える。第１４図すは列番号に対応してラッチ１９〜２
２に与えられるタイミング信号の対応図である。これに
より、ランチ２３〜２６から３２ビツトのデータが１行
目から順に３２行目まで並んだ形で取出せる。

前記説明した動作により１行方向からのデータ及び列方
向からのデータが３２ビット並列に書込み読出しを行な
うことが出来る。

前記説明した実施例ではユニット内の１行目酸いは１列
目のデータに対してｉ−１ビツト巡回シフトをしている
が、例えば１行（列）目に対してｎ１ｏｄ８（ｉ＋２）
ビット巡シフトトしてデータを記憶してもよい。壕だ、
ブロック内の８ビツトの単位の巡回シフトについても同
様である。入力時に右方向に巡回シフトしているが左方
向に巡回シフトすることも出来る。

列方向からのデータの取扱い時はアドレス入力ａＯ＋ａ
Ｌ＋ａ２に対するアドレス値ｕ１〜ｕ８を総て同じ値し
、行方向からのデータの取扱い時は変換しているが、逆
であってもか１わない。アドレス入力ｂｏ、ｂ１に対す
るアドレス値ｖ１〜ｖ４に関しても同様である。

全データを行方向からも列方向からも同じ処理速度で高
速に３２ビツトずつ書込み読出す際は。

全データを行方向１列方向にそれぞれ３２ビツトずつ３
２Ｘ３２のブロックに分割し、谷ブロック内で前記実施
例で説明した動作を行なえばよい。

発明の効果 本発明により次のような効果が得られる。

（１）２ｎ１＋ｎ２ピントのデータを２　ヒツトずつ２
ｎ２個の単位に分解し、２ｎ１ビツトのデータを単位内
でビット単位で巡回シフトすること、２　ヒツト単位で
巡回シフトすることとに分けることによって高速に動作
が要求される部分を軽減することが出来る。

（２）′ｆＡ立に動作可能な２　個のメモリｍｌ　＋　
”２　＋”　”’＋　ｍ２ｎ４＋１２のアドレス入力ａ
Ｏｒ　２Ｌ１＋　”’−２”ｙｌ）、−＋のｎ１本に関
してのアドレス値ｕ１〜ｕ２ｎ、とアドレス入力ｂ０　
＋　ｂｌｌ　”’　”’＋　ｂｎ２−１のｎ２本Ｃてｉ
ｙＪ　ＬＣのアドレス値ｖ１〜ｖ２ｎ２　の変換を行な
うだけでよくなり、アドレス管理に要する回路規模が軽
減する。

（３）並列に取扱うデータ２ｎ１＋ｎ２が増大してもア
ドレス管理に要する回路規模ば２ｎ１＋２ｎ２に比例し
て増加するだけである。

【図面の簡単な説明】

第１図は番号付けを行なった３２Ｘ３２ビツトのデータ
を示すデータ配置図、第２図は従来のデータのメモリへ
の割り振りを示すデータ配置図、第３図は従来のデータ
の割り振りにおける列方向での取扱い時に各メモリに与
えるアドレス値を示すアドレス図、第４図Ｉ′ｉ１プロ
ンク３２Ｘ３２ビットで構成されたデータをユニット分
けし、各ユニットに番号付けを行なったユニット番号配
置図、第６図はユニット内のデータに番号付けを行なっ
たデータ配置図、第６図は本発明の一実施例におけるデ
ータ記憶装置のブロック図、第７図はメモリ回路１４の
詳細回路図、第８図は入力データ側斜回路（出力データ
開脚回路）がラッチに対して与えるタイミング図、第９
図ａ、ｂは行方向及び列方向の書込み時にラッチに与え
られるタイミング信号の対応を示す対応図、第１ｏ図は
本発明におけるユニットのメモリへの割り振りを示すメ
モリ配置図、第１１図は本発明における各ユニット内の
データの上記の方法でメモリへの割り振りを示すメモリ
配置図、第１２図及び第１３図は第１０図及び第１１図
に示すデータの割り振りにおける列方向での取扱時に各
メモリに与えるアドレスｕ１〜ｕ８及びアドレス値ｖ１
〜ｖ４を示すアドレス配置図、第１４図ａ、ｂは行方向
及び列方向の読出し時にラッチに与えられるタイミング
信号の対応を示す対応図である。 １〜８・・・・・・ラッチ、９〜１２・・・・・・シフ
トレジスタ、１３・・・・・入カデータ制画回路、１４
・・・・・メモリ回路、１６〜１８・・・・・・／フト
レジスタ、１９〜２６・・・・・・ラッチ、２７・・・
・・・出力データ制ｍ＋回路、２８．２９・・・・・・
共通ハス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ”Ｉ＝ｍＯｄｌ？（β−ｃｘ＋３３） ＠４図 第５図 ＠　６　図　入カＦ−グ 第８図 ６　ラン＋（（ラン＋ｊＱ） Ｂ　ラッチ２（ランナ２０） Ｃラン＋３（ラッチ２ｆ） ｐ　ラン÷４（ラッチ　２２） 第９図 第１０図 第１２図 第１３図

Claims (1)

1. 【特許請求の範囲】 ｎ１＋ｎ２ 行方向、列方向にそれぞれ２　ビット、総ｎ１＋ｎ２　
   ｎ１＋ｎ２ 計２　×２　ビットで構成されたデータを一つのブロッ
   クとし、前記ブロック内におけるデータを前記行方向、
   列方向にそれぞれ２ｎ１ビツトごとに区切’）　ｓ　２
   ”　×２”ｔビットのデータで一つのユニットとして２
   ｎ２×２ｎ２個のユニットで構成した前記ブロック内の
   前記行方向（或いは列方向）ｎ１＋１２ の２　ビットの入力データに対して、前記入力データが
   属する２ｎ２個の前記各ユニット内で２ｎ１ビツトのデ
   ータが占める位置に対応させて所定量をビット単位で巡
   回シフトする手段と、前記ブロック内で前記入力データ
   が属する２ｎ２個の前記各ユニットが占める位置に対応
   させて所定量を２ｎ１ビット単位で巡回シフトする手段
   とによりデータの並び換えを行なう手段と、前記並び換
   えを行なった入力データを記憶する独立に動作可能な２
   ｎ１＋ｎ２個のメモリＪ＋ｍ２＋・・・・・・ｌ　ｍ２
   ｎ１＋　ｎ２　を有し、前ｎｌ＋ｎ２ 記２　個のメモリのアドレス人力ａＱ　ｌ　ａｊ　＋・
   ・・・・ｒ　”ｎ、−１のｎ１本に関しては、前記各メ
   モリｍ２ｎ１８、＋１のアドレス入力を共通にしてアド
   レス値ｕ１　が入力、前記各メモリｍ２ｎ１０．＋２の
   アドレス入力を共通にしてアドレス値ｕ２　が入力、・
   ・・・・・、前記各メモリｍ２ｎ１．ｉ＋２ｎ１のアド
   レス入力を共通にしてアドレス値ｕ２ｎ、が入力される
   ように配線、アドレス入力ｂＤ＋ｂｉ＋・・・・・・＋
   に’１１２−１のｎ２本に関しては、前記各メモリｍフ
   　のアドレス入力を共通にしててドレス値ｖ１が入力、
   前記各メモリ”ｚ”ｉ＋ｊのアドレス入力を共通にして
   アドレス値ｖ２　が入力、・・・・・・、各メモリｍ　
   ｎ２　・　のアドレス入力を共通にして２ｎ＋（２−リ
   ＋コ アドレス値ｖｎ２が入力されるように配線したメモリ回
   路と、前記アドレス値ｕｘは前記ブロック内における行
   方向（列方向）からのデータの書込み読出しの時はデー
   タの位置に応じた同じ値に設定、列方向（行方向）から
   のデータの書込み読出しの時はデータの位置に応じた個
   々の値に設定する手段と、前記アドレス値Ｖｙ　は前記
   ブロック内における行方向（列方向）からのデータの書
   込み読出しの時はデータの位置に応じた同じ値に設定、
   列方向（行方向）からのデータの書込み読出しの時はデ
   ータの位置に応じた個々の値に設定する手段と、読出さ
   れた前記ブロック内の行方向（或いは列方向）の２　ビ
   ットのデータに対して、２ｎ１ｎ１＋ｎ２ ビットずつ、２ｎ２個の単位に分解し、前記読出された
   データが前記ブロック内で占める位置に対応させて２　
   ヒントのデータを前記分解された単位内で所定量をビッ
   ト単位で巡回シフトする手段と所定量を２　ヒツト単位
   で巡回シフトする手段とによりデータの並び換えを行な
   う手段とを具備し、前記ブロック内の行方向の２　ヒツ
   トのデータ及び列方向の２　ヒツトのデータの書込み読
   出しが２ｎ１＋ｎ２　ビット並列に行ない得ることを特
   徴とするデータ記憶装置。 ただし。 ｎ１≧１ ｎ２≧１ ０≦ｉ≦２−１ １≦ｊ≦２ｎ１ １≦Ｘ≦２ｎ１ １≦ｙ≦２ｎ２ 凄シＮｂ乎