JPS6083363A - Ｃ−ｍｏｓ集積回路装置 - Google Patents
Ｃ−ｍｏｓ集積回路装置Info
- Publication number
- JPS6083363A JPS6083363A JP58191538A JP19153883A JPS6083363A JP S6083363 A JPS6083363 A JP S6083363A JP 58191538 A JP58191538 A JP 58191538A JP 19153883 A JP19153883 A JP 19153883A JP S6083363 A JPS6083363 A JP S6083363A
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- JP
- Japan
- Prior art keywords
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- type diffusion
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は０−Ｍ２Ｓ 工Ｃの拡散層の構４ｖｃ関する。
従来、０−ＭｏＥＩＩＣのＮチャネルＭＯ８ＦＥＴとＰ
チャネルＭＯ８ＦＩＴのソース及びドレインの拡散層深
さは、第１図に示す如（、肖１’！同一か、Ｐチャネル
ＭＯ８７ＦｉＴのソース及びドレインの拡散層深さの深
いのが通例であった。 すなわち、Ｓｉ基板の表面にけ
Ｐウヱル拡散頓域２．Ｐ型拡散佃域３，４、ｎ型拡散領
域５．６、ゲート酸化＠７゜８、ゲート電極９．１０よ
り成り、ＰチャネルＭＯ８ＦＩＣＴのソース及びドレイ
ンとなるＰ型拡散層３゜４の深さは拡散源にボロンを使
用することもｆｔ、 ４て、省チャネルＭＯ８ＦＥＴの
ノース及びドレインとｔ、ｃるｎ型拡散層５．６に用い
るりんあるいけヒ素による浅い拡散層よ抄も深く形成さ
れるのが通例であった。
チャネルＭＯ８ＦＩＴのソース及びドレインの拡散層深
さは、第１図に示す如（、肖１’！同一か、Ｐチャネル
ＭＯ８７ＦｉＴのソース及びドレインの拡散層深さの深
いのが通例であった。 すなわち、Ｓｉ基板の表面にけ
Ｐウヱル拡散頓域２．Ｐ型拡散佃域３，４、ｎ型拡散領
域５．６、ゲート酸化＠７゜８、ゲート電極９．１０よ
り成り、ＰチャネルＭＯ８ＦＩＣＴのソース及びドレイ
ンとなるＰ型拡散層３゜４の深さは拡散源にボロンを使
用することもｆｔ、 ４て、省チャネルＭＯ８ＦＥＴの
ノース及びドレインとｔ、ｃるｎ型拡散層５．６に用い
るりんあるいけヒ素による浅い拡散層よ抄も深く形成さ
れるのが通例であった。
しかし、手記従来技術によると、ＭＯＳ ＦＥＴのゲー
ト長が２μｍ以上の工Ｃ４″）場合Ｋｎ、拡散層深さが
Ｐ型ｎ型いずれも０．５μｍ以上であり、ｐｍ拡散層の
深さがｎ型拡散層の深さより深くともさほど集積度に影
響を及ぼさないが、ゲート長が２μ゛ｍ以下となる場合
には、ｐチャネルＭＯＢ ｌｊ：ＴがＩＣの主たる構成
要素ともなり、ｐチャネルＭＯ’Ｓ Ｆ］ｎＴのソース
及びドレイ／のｐ型拡散層の深さが深いと、０−ＭＯＳ
工Ｃの集積度を太きくできないという欠点が生じる。
ト長が２μｍ以上の工Ｃ４″）場合Ｋｎ、拡散層深さが
Ｐ型ｎ型いずれも０．５μｍ以上であり、ｐｍ拡散層の
深さがｎ型拡散層の深さより深くともさほど集積度に影
響を及ぼさないが、ゲート長が２μ゛ｍ以下となる場合
には、ｐチャネルＭＯＢ ｌｊ：ＴがＩＣの主たる構成
要素ともなり、ｐチャネルＭＯ’Ｓ Ｆ］ｎＴのソース
及びドレイ／のｐ型拡散層の深さが深いと、０−ＭＯＳ
工Ｃの集積度を太きくできないという欠点が生じる。
本発明は、かかる従来技術の欠点をなくし、ゲ−ト長２
μｍ以下のＣ！−ＭＯＳ 工（！に＋ｊｋてもより集積
度の高い拡散層構造を提供することを目的とする。
μｍ以下のＣ！−ＭＯＳ 工（！に＋ｊｋてもより集積
度の高い拡散層構造を提供することを目的とする。
上記目的を達成するための本発明の基本的な構成は、０
−ＭＯ８集積回路装置に関して、ｓｉ基板表面ＫＮチャ
ネルＭＯ８ＦＥＴ とＰチャネルＭＯ８ＦＥＴとが一体
として形成されたＱ−ＭＯ８ＦＦｉＴ に於て、Ｐチャ
ネヌＭＯ８ＦＥＴのソース及びドレイン拡散層の深さが
ＮチャネルＭＯ’Ｓ’ＦＦＴのソース及びドレイン拡散
層の深さ以下であり、目つ拡散層深さは０５μｍ、以下
であることを特徴とする。
−ＭＯ８集積回路装置に関して、ｓｉ基板表面ＫＮチャ
ネルＭＯ８ＦＥＴ とＰチャネルＭＯ８ＦＥＴとが一体
として形成されたＱ−ＭＯ８ＦＦｉＴ に於て、Ｐチャ
ネヌＭＯ８ＦＥＴのソース及びドレイン拡散層の深さが
ＮチャネルＭＯ’Ｓ’ＦＦＴのソース及びドレイン拡散
層の深さ以下であり、目つ拡散層深さは０５μｍ、以下
であることを特徴とする。
」コノ下、実施例により本発明を詳述する。
第２図は本発明の一実施例を示すｎ−ＭＯＳＦＥＴの要
部の断面図である。すなわち、Ｂｉ基板１１の表面１ｃ
は、Ｐウェル拡散層１２、Ｐ型拡散）ｆ８１３゜１４、
ｎ型拡散層１５．＋６、ゲート酸化膜１７．１８ゲート
電榛１９，２０が形成さ九、Ｃ−ＭＯＳ ＦＥＴが形成
される。この場合、ＰチャネルＭＯＥ’ｌ ＦＥＴのソ
ース及びドレインであるＰ型拡散層１３．１４は０１〜
０２μの深さであり、ＮチャネルＭ（１８ＦｌｕＴのソ
ース及びドレインであるｎ型拡散層１５゜１６の深さ０
２〜０５μｍより浅く形成されると共に、Ｐチャオ・ル
ＭＯ８ＦＥＴのゲート長０．５８ｍ対し％ηチャネルＭ
Ｏ８ＦＥＴ のゲート長は１〜２μｍと長く形成される
。本発明の如く、Ｐ型拡散層を浅く、ｎ型拡散層を深く
形成するＫは、Ｐ型拡散層に対してはボロンを沙く打込
み、ｎ型拡散層に対してけりんを深く打込んだ後に、８
００℃で１０秒程塵の赤外線ランプによる加熱により達
成することができる。
部の断面図である。すなわち、Ｂｉ基板１１の表面１ｃ
は、Ｐウェル拡散層１２、Ｐ型拡散）ｆ８１３゜１４、
ｎ型拡散層１５．＋６、ゲート酸化膜１７．１８ゲート
電榛１９，２０が形成さ九、Ｃ−ＭＯＳ ＦＥＴが形成
される。この場合、ＰチャネルＭＯＥ’ｌ ＦＥＴのソ
ース及びドレインであるＰ型拡散層１３．１４は０１〜
０２μの深さであり、ＮチャネルＭ（１８ＦｌｕＴのソ
ース及びドレインであるｎ型拡散層１５゜１６の深さ０
２〜０５μｍより浅く形成されると共に、Ｐチャオ・ル
ＭＯ８ＦＥＴのゲート長０．５８ｍ対し％ηチャネルＭ
Ｏ８ＦＥＴ のゲート長は１〜２μｍと長く形成される
。本発明の如く、Ｐ型拡散層を浅く、ｎ型拡散層を深く
形成するＫは、Ｐ型拡散層に対してはボロンを沙く打込
み、ｎ型拡散層に対してけりんを深く打込んだ後に、８
００℃で１０秒程塵の赤外線ランプによる加熱により達
成することができる。
本発明の如く、Ｐチャネルλ＜Ｏ８ＦＥＴのソース及び
ドレイン拡散層の深さをＮチャネルＭＯ８ＦＥＴのノー
ス汲びドレイン拡散層の深さより浅く形成することによ
り、ゲート長２μｍ以下のＣ−ＭＯＳ 工ＣＫ於て、Ｐ
チャネルＭＯ８ＦＥＴのゲート長を０５μｍ以下により
少さくできると共に、Ｃ−ＭＯＳ 工Ｃの集積度を向上
できる効果があると共に拡散層からＡｔ配線を引出す場
合にもＰチャネルＭＯ８ＦＥＴのＰ型拡散層からは省、
チャス・ルＭＯ８ＰＥＴのｎ型拡散層からのＡｔ配線の
引出しよりもオーＳ ’７り場合を得るにもより浅い拡
散層ですむ等の到りにかなった配線取出しが可能となる
効果もあΣ。
ドレイン拡散層の深さをＮチャネルＭＯ８ＦＥＴのノー
ス汲びドレイン拡散層の深さより浅く形成することによ
り、ゲート長２μｍ以下のＣ−ＭＯＳ 工ＣＫ於て、Ｐ
チャネルＭＯ８ＦＥＴのゲート長を０５μｍ以下により
少さくできると共に、Ｃ−ＭＯＳ 工Ｃの集積度を向上
できる効果があると共に拡散層からＡｔ配線を引出す場
合にもＰチャネルＭＯ８ＦＥＴのＰ型拡散層からは省、
チャス・ルＭＯ８ＰＥＴのｎ型拡散層からのＡｔ配線の
引出しよりもオーＳ ’７り場合を得るにもより浅い拡
散層ですむ等の到りにかなった配線取出しが可能となる
効果もあΣ。
第１図、従来技□術えよる。−’Ｍ。８．。７．。ヵ部
。 断面図、第２図は本発明による（’！ ＭＯＳ Ｆ’Ｆ
（Ｔの一実施例を示す警部の凹面図である、 １．１１・・・・・・Ｓｉ基板 ２．１２・・・・・・Ｐウェル拡散層 ３、４．１３’、 １’４・・・・・・Ｐ型鉱散層５、
６．１５．１’６・・・・・π型拡散層７、８．１７．
１８・・・・・・ゲート酸化膜９、１０． ＋９．’２
０ 、＝＝、ゲニ） Ｍｌ、 極貢□土 出願人 株式会□社 諏肋昂″Ｘ［舎 代理人 弁ＰＪ！山−最十 務 第１図 第２図
。 断面図、第２図は本発明による（’！ ＭＯＳ Ｆ’Ｆ
（Ｔの一実施例を示す警部の凹面図である、 １．１１・・・・・・Ｓｉ基板 ２．１２・・・・・・Ｐウェル拡散層 ３、４．１３’、 １’４・・・・・・Ｐ型鉱散層５、
６．１５．１’６・・・・・π型拡散層７、８．１７．
１８・・・・・・ゲート酸化膜９、１０． ＋９．’２
０ 、＝＝、ゲニ） Ｍｌ、 極貢□土 出願人 株式会□社 諏肋昂″Ｘ［舎 代理人 弁ＰＪ！山−最十 務 第１図 第２図
Claims (1)
- Ｓｉ茫板弄而面Ｎチャネルｙ ｏ ｓ ｌＰＥ Ｔ と
、ＰチャネルＭＯＢ ＦＥＴとが一体として形成された
０−ＭＯＳ ＦＥＴに於て、ＰチャネルＭ ＯＥＩ Ｆ
ｌｌｉ Ｔのソース及びドレイン拡散層の深さがＮチ
ャネルＭＯ８ＦＥＴのソース及びドレイン拡散層の深さ
以下であり１、目つ拡散層深さは０５μｍ以下であるこ
とを特徴とする０−ＭＯ８集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191538A JPS6083363A (ja) | 1983-10-13 | 1983-10-13 | Ｃ−ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191538A JPS6083363A (ja) | 1983-10-13 | 1983-10-13 | Ｃ−ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083363A true JPS6083363A (ja) | 1985-05-11 |
Family
ID=16276333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191538A Pending JPS6083363A (ja) | 1983-10-13 | 1983-10-13 | Ｃ−ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1007221A3 (nl) * | 1993-06-15 | 1995-04-25 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US5945715A (en) * | 1995-05-29 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a memory cell region and a peripheral circuit region and method of manufacturing the same |
-
1983
- 1983-10-13 JP JP58191538A patent/JPS6083363A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1007221A3 (nl) * | 1993-06-15 | 1995-04-25 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| US5945715A (en) * | 1995-05-29 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a memory cell region and a peripheral circuit region and method of manufacturing the same |
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