JPH02106961A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02106961A JPH02106961A JP63261903A JP26190388A JPH02106961A JP H02106961 A JPH02106961 A JP H02106961A JP 63261903 A JP63261903 A JP 63261903A JP 26190388 A JP26190388 A JP 26190388A JP H02106961 A JPH02106961 A JP H02106961A
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- JP
- Japan
- Prior art keywords
- layer
- channel mos
- type transistor
- transistor
- lower section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特にＢｉ−ＣＭＯ５（
Ｂｉｐｏｌａｒ −Ｃｏｍｐｌｅｍｅｎｔａｒｙ −Ｍ
ｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
型トランジスタに関する。
Ｂｉｐｏｌａｒ −Ｃｏｍｐｌｅｍｅｎｔａｒｙ −Ｍ
ｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）
型トランジスタに関する。
第１図は、従来及び発明のＢｉ−ＣＭＯ５型Ｏ５ンジス
タの構造例を説明するための要部断面図である。
タの構造例を説明するための要部断面図である。
図において、（１）はＰ型半導体基板（以下、単に基板
と称す’） 、（２） 、 （３）及び（４）はそれぞ
れ基板（１）に形成されたＮＰＮバイポーラ型トランジ
スタ形成領Ｊ、Ｐチャネルモス型トランジスタ（以下、
単にＰ−ＭＯＳと称す）形成領域、Ｎチャネルモス型ト
ランジスタ（以下、単にＮ−ＭＯ５と称す）形成領域、
（５）は基板（１）上に形成された半導体エピタキシャ
ル層、（ｃｓａ） 、 （６ｂ）及び（６ｃ）は基板（
１）ニイオン注入した後、熱拡散により形成されたＰ＋
埋め込み層、（７ａ） 、 （７ｂ）は基板（１）にイ
オン注入した後、熱拡散により形成されたＮ層埋め込み
層％ （８ａ）、（８ｂ）は半導体エピタキシャル層（
５）中に形成されたＰ＋層、（９）、（１０は半導体エ
ピタキシャル層（５）中に形成されたＮ層、ａυは半導
体エピタキシャル層（５）中に形成された２層、（２）
は素子分離のための分離絶縁膜、（至）はＮ）のコレク
タ領域、ａ◆はＮ１のエミッタ領域、ａ５はＰ−型の活
性ベース領域、αＱはＰ＋型の外部ベース領域、αηは
Ｐ−ＭＯ８のソース・ドレイン領域、（ト）はＰ −Ｍ
ＯＳのゲート酸化膜、ＱｌはＰ−ＭＯ５のゲート電極、
（７）はＰ−ＭＯＳのゲート電極α呻の側部に形成され
た側部絶縁膜、ンυはＮ−ＭＯ８のソース・ドレイン領
域、四はＮ−ＭＯ３のゲート酸化膜、Ｇ１１．ｌｔＮ−
ＭＯ５のゲート電極、（ハ）はＮ−ＭＯ５のゲート電極
（２）の側部に形成された側部絶縁膜である。
と称す’） 、（２） 、 （３）及び（４）はそれぞ
れ基板（１）に形成されたＮＰＮバイポーラ型トランジ
スタ形成領Ｊ、Ｐチャネルモス型トランジスタ（以下、
単にＰ−ＭＯＳと称す）形成領域、Ｎチャネルモス型ト
ランジスタ（以下、単にＮ−ＭＯ５と称す）形成領域、
（５）は基板（１）上に形成された半導体エピタキシャ
ル層、（ｃｓａ） 、 （６ｂ）及び（６ｃ）は基板（
１）ニイオン注入した後、熱拡散により形成されたＰ＋
埋め込み層、（７ａ） 、 （７ｂ）は基板（１）にイ
オン注入した後、熱拡散により形成されたＮ層埋め込み
層％ （８ａ）、（８ｂ）は半導体エピタキシャル層（
５）中に形成されたＰ＋層、（９）、（１０は半導体エ
ピタキシャル層（５）中に形成されたＮ層、ａυは半導
体エピタキシャル層（５）中に形成された２層、（２）
は素子分離のための分離絶縁膜、（至）はＮ）のコレク
タ領域、ａ◆はＮ１のエミッタ領域、ａ５はＰ−型の活
性ベース領域、αＱはＰ＋型の外部ベース領域、αηは
Ｐ−ＭＯ８のソース・ドレイン領域、（ト）はＰ −Ｍ
ＯＳのゲート酸化膜、ＱｌはＰ−ＭＯ５のゲート電極、
（７）はＰ−ＭＯＳのゲート電極α呻の側部に形成され
た側部絶縁膜、ンυはＮ−ＭＯ８のソース・ドレイン領
域、四はＮ−ＭＯ３のゲート酸化膜、Ｇ１１．ｌｔＮ−
ＭＯ５のゲート電極、（ハ）はＮ−ＭＯ５のゲート電極
（２）の側部に形成された側部絶縁膜である。
従来、上記Ｎ層（９）及びＯＱは、同一の工程で形成さ
れていたために各々のＮ型不純物濃度は等しかった。
れていたために各々のＮ型不純物濃度は等しかった。
半導体装置の微細化に伴ない、Ｐチャネルモス型トラン
ジスタにおいてはゲート長を短か（しようとすると、充
分なソース・ドレイン間耐圧及びし赤い電圧を得るには
、上記Ｎ層（１０のＮ型不純物濃度を濃くすることが望
ましく、一方ＮＰＮバイポーラ型トランジスタにおいて
は、充分なコレクタ・エミッタ間耐圧を得るには、上記
Ｎ層（９）のＮ型不純物濃度をＮ層αＱのそれと比べて
薄くすることが望ましい。
ジスタにおいてはゲート長を短か（しようとすると、充
分なソース・ドレイン間耐圧及びし赤い電圧を得るには
、上記Ｎ層（１０のＮ型不純物濃度を濃くすることが望
ましく、一方ＮＰＮバイポーラ型トランジスタにおいて
は、充分なコレクタ・エミッタ間耐圧を得るには、上記
Ｎ層（９）のＮ型不純物濃度をＮ層αＱのそれと比べて
薄くすることが望ましい。
上記、従来の半導体装置では、Ｎ層（９）及びＱＯのＮ
型不純物濃度が等しいために、Ｐチャネルモス型トラン
ジスタとＮＰＮバイポーラ型トランジスタの両方のトラ
ンジスタの電気的特性を同時に最適化するようなＮ型不
純物濃度とすることはできないという課題があった。
型不純物濃度が等しいために、Ｐチャネルモス型トラン
ジスタとＮＰＮバイポーラ型トランジスタの両方のトラ
ンジスタの電気的特性を同時に最適化するようなＮ型不
純物濃度とすることはできないという課題があった。
この発明は、上記のような課題を解決するためになされ
たもので、同一基板上に、微細かつ高性能なＰチャネル
モス型トランジスタ及びＮＰＮバイポーラ型トランジス
タを含んで形成された半導体装置を提供することを目的
としている。
たもので、同一基板上に、微細かつ高性能なＰチャネル
モス型トランジスタ及びＮＰＮバイポーラ型トランジス
タを含んで形成された半導体装置を提供することを目的
としている。
上記問題点を解決するため、この発明においては、基板
上にＮＰＮバイポーラ型トランジスタとＰチャネルモス
型トランジスタとを含んで形成された半導体装置におい
て、上記Ｐチャネルモス型トランジスタのソース・ドレ
イン領域及びゲート酸化膜下部の半導体層中のＮ層のＮ
型不純物濃度を、上記ＮＰＮバイポーラ型トランジスタ
の活性ベース領域下部のＮ層のＮ型不純物濃度に比べて
高くしていることを特徴とするようにしたものである。
上にＮＰＮバイポーラ型トランジスタとＰチャネルモス
型トランジスタとを含んで形成された半導体装置におい
て、上記Ｐチャネルモス型トランジスタのソース・ドレ
イン領域及びゲート酸化膜下部の半導体層中のＮ層のＮ
型不純物濃度を、上記ＮＰＮバイポーラ型トランジスタ
の活性ベース領域下部のＮ層のＮ型不純物濃度に比べて
高くしていることを特徴とするようにしたものである。
この発明によれば、Ｐチャネルモス型トランジスタ形成
領域中のＮ層αＱのＮ型不純物濃度を高くすることによ
り、耐短チヤネル効果特性が改善され、一方ＮＰＮバイ
ポーラ型トランジスタ形成領域中のＮ ｍ （９）のＮ
型不純物濃度を上記Ｎ層００のそれと比べて低くするこ
とにより、充分なコレクタ・エミッタ間耐圧が得られる
。
領域中のＮ層αＱのＮ型不純物濃度を高くすることによ
り、耐短チヤネル効果特性が改善され、一方ＮＰＮバイ
ポーラ型トランジスタ形成領域中のＮ ｍ （９）のＮ
型不純物濃度を上記Ｎ層００のそれと比べて低くするこ
とにより、充分なコレクタ・エミッタ間耐圧が得られる
。
この発明のＢｉ−ＣＭＯ５型Ｏ５ンジスタの構造例は、
上記従来の構造例とは、半導体エピタキシャル層（５）
中に形成されたＮ層ＯＱのＮ型不純物濃度がＮ層（９）
のそれと比べて高くなっているという点を除いて全く同
一である。
上記従来の構造例とは、半導体エピタキシャル層（５）
中に形成されたＮ層ＯＱのＮ型不純物濃度がＮ層（９）
のそれと比べて高くなっているという点を除いて全く同
一である。
第２図は、この発明のＢｉ−ＣＭＯ３型Ｏ３ンジスタの
構造例において、上記Ｎ層（９）及びＯＱの形成方法を
説明するための要部断面図である。
構造例において、上記Ｎ層（９）及びＯＱの形成方法を
説明するための要部断面図である。
図において、（１）〜ａすは第１図に示すものと全く同
−又は相当のものであり、（ハ）は絶縁膜、（２６ａ）
。
−又は相当のものであり、（ハ）は絶縁膜、（２６ａ）
。
（２６ｂ）及び（２６Ｃ）はイオン注入Ｐ＋層、（イ）
は絶縁膜、（ハ）はイオン注入Ｎ＋層、（４）はイオン
注入ＮＪ 、（至）はフォト−Ｌ／レジスト膜（３１ａ
）及び（３１ｂ）は（２６ａ）及び（２６ｂ）を熱拡散
することにより得られたＰ層である。
は絶縁膜、（ハ）はイオン注入Ｎ＋層、（４）はイオン
注入ＮＪ 、（至）はフォト−Ｌ／レジスト膜（３１ａ
）及び（３１ｂ）は（２６ａ）及び（２６ｂ）を熱拡散
することにより得られたＰ層である。
以下、上記Ｎ層（９）及びａＯの形成方法について第２
図四〜０を基に、順を追って説明する。
図四〜０を基に、順を追って説明する。
第２図−（ハ）参照
Ｐ型半導体基板（１）上に埋め込み層（６ａ） 、 （
ｓｂ） 、 （６Ｃ）。
ｓｂ） 、 （６Ｃ）。
（７ａ） 、 （７ｂ）を形成した後、シリコンエピタ
キシャル層（５）を成長させる。
キシャル層（５）を成長させる。
第２図−（ハ）参照
全面を熱酸化して厚さ１００〜１０００人の酸化膜（ハ
）を形成した後、窒化膜（図示せず）をＺｏｏ〜１ｏｏ
ｏ人堆積し、素子分離絶縁膜領域及びＮチャネルモス型
トランジスタ形成領域以外にフォト・レジスト膜（図示
せず）を形成してパターニングを行なった後、上記窒化
膜の除去を行なう。
）を形成した後、窒化膜（図示せず）をＺｏｏ〜１ｏｏ
ｏ人堆積し、素子分離絶縁膜領域及びＮチャネルモス型
トランジスタ形成領域以外にフォト・レジスト膜（図示
せず）を形成してパターニングを行なった後、上記窒化
膜の除去を行なう。
次に、ボロンの注入を表面濃度でＩ Ｘ １０”〜ｌＸ
１０’（ｃｍ−３）となるように行い、イオン注入Ｐ十
層（２６ａ）、 （２６ｂ）、 （２６ｃ）を形成した
後、上記フォト・レジスト膜を除去し、全面に厚さ２０
００Å以上の酸化膜（財）を形成する。
１０’（ｃｍ−３）となるように行い、イオン注入Ｐ十
層（２６ａ）、 （２６ｂ）、 （２６ｃ）を形成した
後、上記フォト・レジスト膜を除去し、全面に厚さ２０
００Å以上の酸化膜（財）を形成する。
第２図−〇参照
全面にリンの注入を表面濃度で３ Ｘ １０”（ｃｍ−
’）以下となるように行った後、ＮＰＮバイポーラ型ト
ランジスタ領域にのみフォト・レジスト膜■を形成して
再びリンの注入を行ない、Ｐ−ＭＯ５形成領域（３）の
み表面濃度が３ Ｘ １０１６（ローり以上となるよう
に追加して、イオン注入Ｎ＋Ｒａ翰及び（２）を形成す
る。
’）以下となるように行った後、ＮＰＮバイポーラ型ト
ランジスタ領域にのみフォト・レジスト膜■を形成して
再びリンの注入を行ない、Ｐ−ＭＯ５形成領域（３）の
み表面濃度が３ Ｘ １０１６（ローり以上となるよう
に追加して、イオン注入Ｎ＋Ｒａ翰及び（２）を形成す
る。
第２図−〇参照
上記フォト・レジスト膜内を除去した彼、ｌｏｏ。
〜１２００″Ｃで、熱処理して上記注入されたボロン及
びリンを拡散させ、Ｎ層（９）及びα０． Ｐ層αυ、
（３１ａ）及び（３１ｂ）を形成する。
びリンを拡散させ、Ｎ層（９）及びα０． Ｐ層αυ、
（３１ａ）及び（３１ｂ）を形成する。
第３図は、この発明のＮ層（９）及びαＱのリン濃度と
ＮＰＮバイポーラ型トランジスタ及びＰチャネルモス型
トランジスタの電気的特性について説明するための実測
データを示す図である。
ＮＰＮバイポーラ型トランジスタ及びＰチャネルモス型
トランジスタの電気的特性について説明するための実測
データを示す図である。
図において、横軸はリン濃度（Ｘ １０” （Ｃ！ｌｌ
−３））であり、縦軸はＮＰＮバイポーラ型トランジス
タのエミッタ・コレクタ間耐圧ω及び、Ｐチャネルモス
型トランジスタが短チヤネル効果によりパンチ・スルー
を起ξす限界のゲート長（μｍ）である。
−３））であり、縦軸はＮＰＮバイポーラ型トランジス
タのエミッタ・コレクタ間耐圧ω及び、Ｐチャネルモス
型トランジスタが短チヤネル効果によりパンチ・スルー
を起ξす限界のゲート長（μｍ）である。
上記第２図を基に説明した方法により、Ｎ層（９）では
リン濃度が３． ＯＸ １０１８ （ａｍ−”）以下と
し、一方Ｎ層αｑでは３．ＯＸ １０１６（ａｎ−り以
上とすることができ、第３図かられかるように、ＮＰＮ
バイポーラ型トランジスタにおいては、１０（ｖ）以上
のエミッタ・コレクタ間耐圧及び、Ｐチャネルモス型ト
ランジスタにおいては、Ｏ，Ｓ（μｍ）以下のゲート長
にまで微細化することが可能となる。
リン濃度が３． ＯＸ １０１８ （ａｍ−”）以下と
し、一方Ｎ層αｑでは３．ＯＸ １０１６（ａｎ−り以
上とすることができ、第３図かられかるように、ＮＰＮ
バイポーラ型トランジスタにおいては、１０（ｖ）以上
のエミッタ・コレクタ間耐圧及び、Ｐチャネルモス型ト
ランジスタにおいては、Ｏ，Ｓ（μｍ）以下のゲート長
にまで微細化することが可能となる。
この発明によれば、Ｐチャネルモス型トランジスタの耐
短チヤネル効果特性が改善され、またＮＰＮバイポーラ
型トランジスタにおいて充分なエミッタ・コレクタ間耐
圧が得られることにより、同一基板上に、微細かつ高性
能なＰチャネルモス型トランジスタ、及びＮＰＮバイポ
ーラ型トランジスタを含んで形成された半導体装置を提
供することができるという効果がある。
短チヤネル効果特性が改善され、またＮＰＮバイポーラ
型トランジスタにおいて充分なエミッタ・コレクタ間耐
圧が得られることにより、同一基板上に、微細かつ高性
能なＰチャネルモス型トランジスタ、及びＮＰＮバイポ
ーラ型トランジスタを含んで形成された半導体装置を提
供することができるという効果がある。
第１図は、この発明及び従来の一実施例を説明するため
の要部断面図、第２図は、この発明の一実施例を説明す
るための、工程順に示す要部断面図、第３図は、この発
明の一実施例を説明するための測定図である。 図において、（１）は基板、（２）はＮＰＮバイポーラ
型トランジスタ形成領域、（３）はＰチャネルモス型ト
ランジスタ形成領域、（５）は半導体層、（９ン及びａ
ＱＩｔ Ｎ層、Ｑ５ ハ活性ベース領域、（１７）ｊ、
ｔＰ−ＭＯＳ（７）ソース・ドレイン領域、Ｑ８ｊはＰ
−ＭＯＳのゲート酸化膜である。
の要部断面図、第２図は、この発明の一実施例を説明す
るための、工程順に示す要部断面図、第３図は、この発
明の一実施例を説明するための測定図である。 図において、（１）は基板、（２）はＮＰＮバイポーラ
型トランジスタ形成領域、（３）はＰチャネルモス型ト
ランジスタ形成領域、（５）は半導体層、（９ン及びａ
ＱＩｔ Ｎ層、Ｑ５ ハ活性ベース領域、（１７）ｊ、
ｔＰ−ＭＯＳ（７）ソース・ドレイン領域、Ｑ８ｊはＰ
−ＭＯＳのゲート酸化膜である。
Claims (1)
- （１）同一基板上に、ＮＰＮバイポーラ型トランジスタ
とＰチャネルモス型トランジスタとを含んで形成された
半導体装置において、 上記Ｐチャネルモス型トランジスタのソース・ドレイン
領域及びゲート酸化膜下部の半導体層中のＮ層のＮ型不
純物濃度を、上記ＮＰＮバイポーラ型トランジスタの活
性ベース領域下部のＮ層のＮ型不純物濃度に比べて高く
していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261903A JPH02106961A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261903A JPH02106961A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106961A true JPH02106961A (ja) | 1990-04-19 |
Family
ID=17368356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261903A Pending JPH02106961A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245209A (en) * | 1990-12-07 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including complementary insulating gate field effect transistors and bipolar transistors in semiconductor substrate |
-
1988
- 1988-10-17 JP JP63261903A patent/JPH02106961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245209A (en) * | 1990-12-07 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including complementary insulating gate field effect transistors and bipolar transistors in semiconductor substrate |
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