JPS6083374A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特に揮発性メモリセ
ルとフローティングゲ−ト回路素子とを組合せることに
よ多構成された不揮発性メモリ装置に関する。

技術の背景 最近、スタティック形ランダムアクセスメモリリセルを
構成し、このような不揮発４′ｌ：メモリセルを用いて
不揮発性メそり装置を構成することが行々われでいる。

、このような不揮発性メモリセルにおいては、各メモリ
セルの回路構成が複剋（になシ各メモリセルの大きさが
大きくなる傾向にあるが、このような傾向はメモリ装置
Ｑ信頼性および集積度の低下を招くおそれが太き諭ため
、回路構成等Ω工夫によってできるだけ少なくすること
が必要とされる。

従来技術と問題点 第１図は、従来形の盃揮発性メモリ装置に用いられてい
るメモリセルを示す。同一のメモリセルは、ＭＩＳ）ラ
ンジスぞＱｌ、Ｑｔ　、Ｑ−およびＱ４　からなる揮発
性のスタティック、メモリセル部１、およびフローティ
イグケ９−トを有するＭＩＳトランジスリス６　等を有
する不揮発性メモリセル部２によって、構成され、１ビ
ット分のデータを記憶する。不揮発性メモリセル部２は
Ｍ工ＳトランリスタＱ０　の他にＭＩＳ）ランヅスタＱ
３、トンネルキャパシタＴＣ，およヒＴｃｔ、キャノや
シタモヅユールＣＭ、、およびキヤ／臂シタＣ１および
Ｃ２ｋ具備する。

第１図の回路において、スタティックメモリセル部Ｊは
通常の揮発性スタティックＲＡＭ装置に用いられてい盃
ものと同じフリップフロップ形の構成を有してヤシ、ノ
ードＮＩ　およびＮ、に接続された図示しないトランス
ファゲート用トランジスタを介してデータの書き込みお
よび読み出しが行なわれる。また、不揮発性メモリセル
部２においては、ＭＩＳトランジスリス。のゲートを含
む回路が他の回路と切り離されたいわゆるフローティン
グ状態となっており、このフローティングゲート回路に
電子が注入されているか否かによってデータを記憶する
ことができる。したがって・例えばメモリ装置の電源Ｖ
ｃｃを遮断する前にスタティックメモリセル部のデータ
を不揮発性メモリセル部２に転送しておき、該πを源ｖ
ＣＣの投入時に不揮発性メモリセル部２から逆にスタテ
ィックメモリセル部１にデータを転送する、すなわちリ
コールするような構成を用いることによシ高速度の不揮
発性メモリ装置を実現することが可能になる。

今、例えばスタティックメモリセル部１に所定のデータ
が書き込まれており、ノードＮＩ　が低レベル（Ｖｓｓ
）、ノードＮ、が高レベル（Ｖｃｃ）であるものとする
。この状態でスタティックメモリセル部１のデータを不
揮発性メモリセル部２に転送する場合は制御用の電源Ｖ
Ｈ１（を通常Ｏｖの状態から例えば２０女いし３０Ｖに
引き上げる。このときノードＮ１　が低レベルであるか
らトランジスタＱ。

はカットオフ状態となっており、キャパシタモジュール
ＣＭ、の電極Ｄ１　が７０−ティング状態となっている
から電源ＶＨＨの引き上げによって容量カップリングに
よシトランリスタＱ６のゲートが高電圧に引き上げられ
る。なお、キャパシタモジュールＣＭ、の電極Ｄ１　と
Ｄ２　間の容′ｌ′ｉ、　Ｃ（Ｄ＋　、　Ｄ２　）およ
び電極Ｄ１　とＤ３間の容−ｆｆｌＱ　ｌ）＋　、Ｄａ
　）は共にトンネルキャパシタＴＣ，およびＴＣ，の容
置よシも充分大きく力っているため、トランジスタＱ６
　のダート電圧はほぼ電源ＶＨＨに近い電圧まで引き上
げられる。これにより、トンネルキャパシタＴＣ１の両
端に高電圧が印加され、トンネル現象によって電子が電
源ＶＳ８からトランジスタＱ６　のフローティングゲー
ト側に注入され該フローティングダートに負電荷が充電
され該トランジスタＱ６　がオフ状態になる。この負電
荷はメモリ装置の各電源ＶＣａおよびＶＨＨを遮断した
後も保持され、データの不揮発的な記憶が行なわれる。

これに対して、スタティックメモリセル部１のノードＮ
１　が高レベル、ノードＮ２が低レベルである場合はト
ランジスタＱ、がオン状態となるから、電源ＶＨＨを例
えば２０にいし３０Ｖに引上げたときにもキャパシタモ
ジュールＣＭ、の電極り。

は低レベルに維持される。これにより、トンネルキャパ
シタＴＣ２の両端に高電圧がかかり、トンネル現象によ
って電子がトランジスタＱ６のフローティングゲート側
から電源ＶＨ１（側に引き抜かれ、該フローティングゲ
ートに正電荷が充り１〒１される次に、例えば電源投入
時等に、不揮発性メモリセル部２のデータを揮発性メモ
リセル部１に転送する場合の動作を説明する。まず、電
源ＶＯＯおよびＶＨＨが共に例えば０Ｖ（＝Ｖｓｓ）の
状態から電源ＶＯＯのみを例えば５Ｖに上昇させる。こ
のとき、も□しトランジスタＱ６のフローディングゲー
トに？（ｉ子が蓄積されておればトランジスタＱ６　が
カットオフ状態となっておシキャパシタＣ２とノードＮ
２　の間は遮断されている。そして、ノードＮ。

はキャパシタＣＩ　と接続されているため、電源ＶＯＯ
の引き上げによって負荷容量の大きいノードＮ１（ＩＩ
＋が低レベル、ノードＮ、　（ＩＱがｉ”ｉルベルトす
る□よう揮発性メモリセル部１のフリップフロップ回路
がセットされる。逆に、もしトランジスタＱ６のフロー
ティングｙ−トから電子が抜きとられ“Ｃおり、該フロ
ーティングｙ−トに正電荷が充′１（１されておれば、
該トランジスタＱ６　かオン状態とされ、ノードＮ２　
とキャノぞシタＣ１とが接続されている。そして、キャ
パシタＣ２の容量はキャパシタＣ８の容量よシも充分大
きいから、電源ＶＯＯの引き上げによってノードＮ、が
低レベル、ノードＮ、が高レベルになるよう揮発性メモ
リセル部１のフリップフロップ回路がセントされる。こ
のようにして、トランジスタＱ６　の７０−テインググ
ートの電荷に応じたデータが揮発性メモリセル部１にセ
ットされ、第１図の回路を用いることにょシネ揮発性の
メモリ装置を構成することが可能になる。

しかしながら、第１図の従来形の回路においてはトンネ
ルキャパシタが２個用いられておシ、トンネルキャパシ
タは絶縁膜の厚さと膜質を精密に合せる必要があるだめ
、記憶装置の歩留まシが悪化するという不都合があった
。

発明の目的 本廃明の目的は、前述の従来形における問題点にかんが
み、半導体記憶装置において、各メモリセル毎に１個の
トンネル現象・母シタを用いる等の構想にもとづき、記
憶装置の歩留捷シを改善することにある。

発明の構成 そしてこの目的（寸、本発明によれば、揮発性メモリセ
ルと該摺Ｉ発性メモリセルに対応しＣ設けられた不（１
１（発性メモリセルとを有する半導体ｊ’ｊｌｕ憶装置
であって、該不揮発性メモリセルシ１．１　（Ｌ’ｌの
トンネルキャパシタと第１のキヤ／々シタとが電気的に
泊列接続されて４．ｙ、罰、′Ｆ、されたキヤ・やシタ
回路、該キャ・ぐシタ回路の両端の端子の各々と高’ｔ
ｉｎ圧制御電源端子間にそれぞれ接続された第２および
第３のキャパシタ、該キャパシタ回路の両端のチ！１：
子のｔ（（７位を前記揮発性メモリセルの記憶情報に応
じて制御するスイッチ手段、および該キャパシタ回路の
トンネルキャパシタと第１のキャ／ヤシタとの共つＩＴ
１接続点にｒ−）が接続されたフローティングゲートト
ランジスタを具備することを’ｌ’、’＋徴とする半導
体記憶装置等を提供することに上って達成さｈ私 発明の実施例 以下図面により本発明の実施例を）Ｂ２１１ｆｆ１する
。第２図は、本発明の１実施例に係る半導体記憶装置−
に用いられるメモリセルの１例を示す。同１図のメモリ
セルは、第１図のメモリセルと同じ揮発性メモリセル部
工および相異々る４’７（成を有する不揮発性メモリセ
ル部３を具備する。不揮発性メモリセル部３け、ＭＩＳ
）ランソスタＱ、、Ｑ、およびＱ７、ギャパシクモジュ
ールＣＭ：、キャパシタＣ，、Ｃ２゜Ｃ５およびＣ６等
によって構成されてい／。キャパシタモノニールＣＪ４
は電極り、をはさみ図示しない絶縁膜を介して２つの電
極Ｄ４　およびＢ６　が形成されたものであり、電極Ｄ
４　とり、の間の絶縁膜は全部壮たは一部が例えば１０
０ないし２００オングストロームと薄くなっており、こ
れらの電極Ｄ４．Ｄ、間でトンネルキャ／−、＋１シタ
が形成されている。なお、キャパシタＣ２の容ｒ代ハキ
ャノｆシタＣ，の容量よシ大きくなっており、キヤ・母
シタＣ，、Ｃ，の容量およびキヤ・ぐシタモジュールＣ
Ｍ。

の電極Ｄ５．Ｄ６間の容量Ｃ（Ｄａ　、　Ｂ６）は共に
キャパシタモジー−ルＣ橘の電極］）４　、Ｂ５間の容
量Ｃ（Ｂ４．Ｄａ）よシも充分大きく々ってｂる。

第２図の回路において、スタティックメモリセル部１の
データを不揮発性メモリセル部３に転送する場合の動作
を説明する。今、例えば、ノードＮ１が低レベル、ノー
ドＮ２　が高レベルとなるようにスタティックメモリセ
ル部ｌの７リツプ７０ッデ回路がセットされている。も
のとする。この状態で、電源ＶＨＨをＶｓｓ　（例えば
ｏｖ、）がら２ｏないし３０Ｖに引き上げる。このとき
、、ノードＮ１　が低しプルであるからトラン１ジスタ
Ｑ、がカットオフ状態罠なっており、ノードＮ、がν、
“Ｚ、レベルであるからトランジスタＱ７　が、オン状
だ藷なっている。

したがって、キャパシタモジニーコレＣＭ２（７）　？
を律ｉＤ＜の′＄、竿は低レベルとなって、おり、制御
用の１１ζ、源Ｖｌ（ＨはキャパシタＣ８およびキャノ
ｖシタ、モジュールＣΔＧの直列回路に印加される。？
ｆ＋述のように、キャンｆシタＣ８の容量およびキャパ
シタモヅユーｙｖｃＭ、Ｉ）電極り、とＤａ間の容−＋
ｔｉ　ｃ　（＋）５　、　Ｂ６）　ｉｄ共にキャパシタ
モノニールＣＭ２の電極Ｄ４とり３間の容量、Ｃ、（Ｄ
・、Ｄ・）よシも充彷大きいかや・電源　。

ＶＨＨの大部分の電圧は該容量’、、、Ｃ（ＩＦ４　、
　Ｉ）！　）に印加される。し７たがって、トンネル効
果にょシミ極Ｄ４からり、に電子が注入され、トランジ
スタＱ６　のフローティングケ゛−ト回路に負の電荷が
光重され、該トランジスタＱ６　がオフ状態になり、揮
発性メモリセル部１から不揮発性メモリセル部：うへの
データの退避が完了する。

これに対して、スタティックメモリセル部１のノードＮ
１　が高レベル、ノードＮ２　が低レベルの場合はトラ
ンジスタＱ、がオン、トランジスタＱ。

がオフ状態になる。したがって、キャパシタＣ４および
キャパシタモノニールＣＭ２の直列回路に電源ＶＨＨが
印加され、各キャパシタの容量関係から該電源ＶＨＨの
電圧の大部分はキャパシタモソーールＣＭ２の電極Ｄ４
　、Ｄａ間に印加される。但し、この場合は前述の場合
と異なシミ極Ｄ４　側が電極り。

側よシ高電圧に力るような極性で電圧が印加されるから
、トンネル効果によシトランソスタＱ６の７０−ティン
グ、ダート回路の電子が電極り、側に抜き取られる。し
たがって、フローティングケ゛−ト回路が正電荷で充電
されトランジスタＱ６　がオン状態になシ、揮発性メモ
リセル部１から不揮発性メモリセル部３への退避が完了
する。

次に、不揮発性メモリセル３のデータを揮発性メモリセ
ル部１に転送する場合の動作を説明する。

第１図の回路の契合と同様に、まず、？［源ＶＯＯおよ
びＶＨＨが共に例えばｏ■の状態から、電源Ｖ。Ｃのみ
を例えば５Ｖに上昇させる。この時、もし斗う／ジスタ
ロ６　のフローティングゲート回路に負電荷が充電され
ておれば該トランジスタＱ６　がキャノＲシタＣ２とノ
ードＮ２　の間が遮断されている。

そして、ノードＮ、はキャパシタｃ１　と接続されてい
るため、電源ＶＯＯの引き上げによって負荷容量の大き
いノードＮ２側が低レベル、ノードＮ２側が高レベルと
なるよう揮発性メモリセル部１のフリツプフロツプ回路
がセットされる。逆に、もしトランジスタＱ６　の７０
−チイングケ゛−トから電子が抜き取られておシ、該フ
ローティングゲートに正電荷が充電されておれば、該ト
ランジスタＱ６がオン状態とされ、ノードＮ、とキャパ
シタＣ１とが接続されている。そして、前述のようにキ
ャノ々シタＣ１の容量はキャノ９シタＣ１の容量よシも
太きいから、電源ｖＯＣの引き上げによってノードＮ２
が低レベル、ノードＮ、が高レベルに寿るよう揮発性メ
モリセル部１の７リツプフロソデ回路がセットされる。

このようにして、トランジスタＱ、のフローティングゲ
ートの電荷に応じたデータが揮発性メモリセル部１にセ
ットされ、不揮発性メモリセル部３から揮発性メモリセ
ル部１へのデータの復帰が行にわれる。

第２図の回路においては、トンネルキャパシタが１個し
か使用されていないから、従来形に比較して、記憶装置
の歩留υを大幅に改善することが可能になる。

第３図は、本発明の他の実施例に係わる半導体記憶装置
に用いられるメモリセルの回路構成を示す。同図のメモ
リセルは、電気回路的には第２図のメモリセルと同じで
ある。但し、第３図のメモリセットは２個のキャパシタ
モジュールＣＭ、およびＣＭ３を具備する。キャパシタ
モジールＣＭ、Ｕ、３つの電極Ｄ＋　、　Ｄ！、　Ｄｓ
を有し、電極り、とＤ２とによって第２図のキャパシタ
Ｃ８を構成し、電極Ｄ１トＤ、によって第２図のキャパ
シタモジュールＣＭ、における１（電極り、とＤ６によ
って構成されるギヤ／Ｊ？ンタに相当するキャパシタを
構成している。

また、キャパシタモジュールＣＭｓｋ１３つの電極Ｄ７
　’＋　１’）Ｂ　＋　Ｄｏを有し、電極Ｄ７とり、と
によって第２図のキャパシタＣ４に相当するキャノ４シ
クを本りＩＢＭ　シ、電極Ｄ８とり、とによつ°Ｃｎ’
ｓ　２図の電極り。

とり、とによって構成されるトンネルキャノぐシタに相
当するトンネルキャパシタを構成している。

イ■１．　Ｌ　、第２図のメモリセルにおいでは、キャ
パシタモジールＣＭ、ｌを半導体基板上に形成された２
層構造の多結晶シリコン等による導１１を層によって形
成する必要があるのに対し、第３図（ハメモリセルにお
いては各キャパシタモジュールＣＭ、おヨヒＣＭ、を共
に１層の導電層によって形成することが可能であるから
素子構造をよシ簡単にすることが可能になる。その他の
部分の構成および動作は第２図のメモリセルの場合と同
じであるから説明を省略すＺ）。

第４図は、本発明のさらに他の実施例に係る半導体記憶
装置に用いられるメモリセルの回路構成を示す。同図の
メモリセルにおいては、第３図のメモリセルにおけるキ
ャパシタＣ２を除去し揮発性メモリセル部１のノードＮ
２とトランジスタＱ。

のドレイン間にリコール用のトランジスタＱ８が新たに
挿入されている。その他の部分は第３図のメモリセルと
同じであり、同一参照符号で示されている。

第４図の回路においては、トランジスタＱ８は不揮発性
メモリセル部５のデータを揮発性メモリセル部１に転送
する場合に短時間だけオンとされる。すなわチ、トラン
ジスタＱ、のｒ−トに印加されるリコール用電圧ＶＲａ
は電源ＶＯＯの投入時に蝉吟間だけ印加される。これに
よシ、不揮発性メモリセット５のデータを揮発性メモリ
セル部１に転送する場合、もしトランジスタＱ。のフロ
ーティングゲート回路に正電荷が充電されておシＦ、ｌ
；　トランジスタＱ６がオンとなっている：１４４合に
はトランジスタＱ８が短時間だけオンとなることによっ
てノードＮ２の電圧を引き下げる働きをする、このよう
な動作によシ、リコール用キャパシタＣ２を用いること
なく不揮発性メモリセル部のデータを揮発性メモリセル
部１に転送することが可能になり、半導体基板上におけ
るメモリセルの専有面積を少々くすることが可能になる
。また、第４図のメモリセルにおいては、リコール用ト
ランジスタＱ、がカットオフしてｂる時けトランジスタ
Ｑ。

のドレイン電圧が低レベル（Ｖｓｓ　）となるため、ド
レインからゲートにホットエレクトロンがとび込むこと
がなくなりフローティングゲ−ト回路の電荷量の変動が
防止され長時間にわたり安定にデータ保持を行なうこと
ψ；可能となる。

第５図は、本発明のさらに他の実施例に係わる半導体記
憶装置に用いられるメモリセルの回路構成を示す。同図
のメモリセルは、第４１ｚ１のメモリセルにさらにリコ
ール用キャパシタＣ２を負荷したものである。その他の
部分は第４図のメモリセルと同じであυ同一参照符号で
示されている。第５図のメモリセルにおいては、リコー
ル用キャパシタＣ，とリコール用トランジスタＱ８とを
併用することによって不揮発性における占有面積は小さ
くすることができないが、リコール用トランジスタＱ８
を用いることによって、第４図のメモリセルト同様に、
トランジスタＱ。のフローティングゲートの電荷量の変
動が少なく彦シ、データ保持を長時間にわたシ安定に行
なうことが可能になる。

第６図（ａ）は、本発明のさらに他の実施例に係る半導
体記憶装置に用いられるメモリセルの回路構成を示す。

同図のメモリセルは、揮発性メモリセル部１と不揮発性
メモリセル部７とを有し、揮発性メモリセル部１は前記
各実施例におけるものと同じである。不揮発性メモリセ
ル部７は、エンハンスメント１ＹイのＭＩＳトランジス
リス、、Ｑ６．Ｑ７、デプレッションあるいはエンハン
スメント形トランジスタＱｏ　＋Ｑ＋ｏｓ　キャｉ４シ
タＣＩ　＋　Ｃ２＋　Ｃ！ｌ　＋　ｃ６＋Ｃ７、および
１個のトンネルキャパシタＴＣ，を具備する。

第６図（ハ）〕の回路において、揮発性メモリセル部１
のデータを不揮発性メモリセル部７に退避する場合は、
電源Ｖ）１１（を高電圧に引き上げる。このとき、揮発
性メモリセル部１のノードＮ１が高レベル、ノードＮ、
が低レベルであればトランジスタＱ、がオン、トランジ
スタＱ７がオフ状態となっている。したがって、電源Ｖ
ｔｎ１を引き上げた場合トランジスタＱ、のｒ−ト電圧
は上昇しないが。

トランジスタＱ、。のｒ−ト電圧はキャパシタｃ７の作
用によって一時的に上昇する。これによ知トンネルキャ
パシタＴＣ，の電極Ｄ１ｏの電位がほぼ電源ＶＨＨの電
圧まで引き上げられ乙。一方、トランジスタＱ、のｆ＝
−）電圧は上昇しないため、キャパシタＣ６の電極Ｄ１
１の電圧はほとんど上昇し々い。したがって、トンネル
キャパシタジュの容１辻より充分大きくなっているので
ほとんどの電圧はトンネルキャパシタＴＣ３に印加され
る。

これＫより、トンネルキャパシタＴＣ８のフローティン
グゲート回路側から電極り、。側に電子が抜き取られ、
フローティングｆ−）回路が正の電荷によって充電され
る。

これに対して、揮発性メモリセル部１のノードＮ、が低
レベル、ノードＮ２が高レベルの場合はトランジスタＱ
７がオン、トランジスタＱ、がオフとなシ上述と同様の
動作によってキャパシタＣ６の電極ＤＩ１側にほぼ電源
ＶＨＨが印加され、トンネルキャパシタＴＣ，の電極Ｄ
１ｏ側に低レベルの電圧（例えばトランジスタＱ、、Ｑ
□。がデプレッション形の場合工ないし２Ｖ）が印加さ
れるのみである。

これによシ、トンネルキャパシタＴＣ，の電極ＤＩ。

側からフローティングゲート回路側に電子が注入される
。

なお、不揮発性メモリセル部７から揮発性メモリセル部
１へのデータ転送動作は前述の各実施例の場合と同じで
あるから説明を省略する。なお、Ｑ　ｏ　＋　Ｑ＋ｏ　
がデプレッション形の場合は第６図（ｂ）の構成を用い
ることも可能である。

第７図は、本発明のさらに他の実施例に係る半導体記憶
装置に用いられるメモリセルの回路構成を示す。・同図
のメモリセルにおける不揮発性メモリセル部８は、エン
ハンスメント形トランジスタＱｏ　ｒ　Ｑ＋３デプレッ
ションまたはエンハンスメント形トランジスタＱ、！、
キャパシタｃ、　Ｉ　ｃｅ　＋　ＣＩＯｒ　Ｃ１１、お
よびトンネル効果／そシタＴ　Ｃ４、Ｔ　Ｃｓ　等によ
って構成される、 第７図のメモリセルにおいては、揮発性メモリセル部ｌ
のデータを不揮発性メモリセル部８に退避する場合には
電源ＶＯＯが印加されている状態で電源ＶＨＨを高電圧
に引き上げる。このとき、もし揮発性メモリセル部１の
ノードＮ、が高レベル、ノードＮ、が低レベルであるも
のとすると、トランジスタＱ１３のダートおよびドレイ
ン（ノードＮｌ　）がＶＯＯレベルで、ソース側はＶａ
ｏ　−Ｖｔｈ（Ｑ１３のしきい値）となっているので、
　ＶＨＨを引き上げた場合Ｃ１ｌによシＱ＋ｚのグー）
　１１を圧も上昇するが、このときＱｌｇはカットオフ
状態となシ、Ｑ８２のダート電圧はおよそＶＨＨまで上
昇する。これによシ、該トランジスタＱ＋ｔを介して電
源ＶＨＨの電圧がキャｉ４シタＣＩＯおよびトンネルキ
ャパシタＴＣ，に印加されるが、キャパシタＣ，０の容
量はトンネルキャパシタＴＣ，の容量よシも充分太きい
からほとんどの電圧はトンネルキャノ々シタＴＣ。

に印加される。したがって、トンネルキャノ４シタＴＣ
４を介してトンネル効果によＨｌｌ、子がトランジスタ
Ｑｏの７０−ティングダート回路に注入され、該フロー
ティングゲート回路が負電荷によシ充電される。

これに対して、揮発性メモリセル部１のノードＮ、が低
レベル、ノードＮ、が高レベルの場合はデプレッション
トランジスタＱ１２のダート電圧が低レベルとなってお
り、電源ＶＨＨを高電圧に引き上げた場合キヤ・ぞシタ
Ｃ１＋によりＱｕのダート電圧を上昇させるように働く
のが、Ｑｌ、がオン状態のためのチャージはノードＮ、
側に抜けてしまい、Ｑ４のゲートは低レベル（ＯＶ）と
なったま寸で、キャパシタＣ，ｏに高゛遁圧が印加され
寿い。したがって、宵、源ＶＩＩＨの電圧の大部分がト
ンネル効果・にシタＴＣｓ　に印加され、ｌ・ンネル効
果によりトランジスタＱ５．のフロー・ティンダグート
回路より電子が抜き取られ該フローティングゲ−ト回路
に正電荷が充電される。

不揮発性メモリセル部８から揮発性メモリセル部１にデ
ータを転送する場合の動作は前述の各実施例の場合と同
様であるから説明を省略する。

第８図は、本発明のさらに他の実施例に係る半導体記憶
装置のメモリセルの回路構成を示す。同図のメモリセル
の不揮、発性メモリセル部９はＭＩＳトランソスタＱ５
　ｒ　Ｑｌ４７　Ｑｔいキャｌ臂シタＣＩ：、キャパシ
タモヅエールＣＭ、、）ンネルキャ／４シタＴＣｅ　を
具備する。トランジスタＱ＋ｎｉ”−ｔ）’−ト絶縁膜
の一部が例えば１００な（八し２０．０オングストロー
ムと薄くされておシ、トンネルキャパシタをも兼ねてい
る。

第８図のメモリセルにおいて、揮発性メモリセル部１の
データを不揮発性メモリセル部９に退避する場合、例え
ばノードＮ、力稈鳴レベル、ノードＮ２が低レベルであ
るものとするとトランジスタＱＩ＋がオン状態になって
いる。この状態で電源ＶＨ１１を高電圧に引き上げると
トンネルキャパシタＴＣｅ　およびキャ／４’シタモジ
瓢−ルＣ・Ｍ、の電極り、、Ｄ３によって構成されるキ
ャパシタの直列回路に該高電圧が印加される。キャノ４
シタモジュールＣＭ、の電極り、とＤ３間の容量Ｃ（Ｄ
ｒ　、Ｄ３）はトンネルキャノ々シタＴＣｓの容量よシ
充分大きいものとすると電源ＶＨＨの大部分の電圧はト
ンネルキャノ４シタＴＣ０に印加される。したがって、
トンネル効果によシトランリスタＱ１４の７０一テイン
ググート回路の電子が抜きＪ夕られ、該７０−ティング
Ｐ−）回路に正電荷が充電されろ。

これに対し、て、ノードＮ、が低レベル、ノードＮ２が
高レベルの場合はトランジスタＱｌ＋がオフと外シ、電
源ＶＨＨの引き上げによってトランジスタ′Ｑ、４のフ
ローティンググー８回路が高正、圧に引き上げられる。

これにより、トランジスタＱ＋４のＭ−上電極と半導体
基板によって構成されるトンネルキャパシタを介してフ
ローティングゲート回路に電子が注入され、該フローテ
ィングゲ−ト回路に負電荷が充電される。

不揮発性メモリセル部９から揮発性メモリセル部１にデ
ータ転送を行なう場合の動作は前述の各実施例の３ｇ合
の説明よシ容易に類４ｆｌ−できるから説明を省略する
。

第９図は、本発明のさらに他の実施例に係る半導体記憶
装置に用いられるメモリセルの回路構成を示す。同図の
メモリセルにおける不揮発性メモリセル部１０は、ＭＩ
ＳＩ−ランヅスタＱ６．ＱＩ、。

ＱｌＧ、キャパシタＣＩ　Ｉ　Ｃ２ｒ　Ｃｕ　ｌ　Ｃ１
ｓ　、ｊ’ｉ・よびキャノ？シタモソーールＣＭ４ｅ具
イ〆ｉｆｆろ。キャパシタモジュールＣＭ、は、第２図
のキャパシタモジュールＣＭ２と同様に、電極Ｄ１２１
　Ｄ＋３間がトンネルキャパシタ％　電ｍ　Ｄ１５　Ｈ
Ｄ１４間が通常のキャパシタトシて構成されている。

第９図のメモリセルにおいて、揮発性メモリセル部１か
ら不揮発性メモリセル部１０にデータを退避する場合、
例えばノードＮ、が高レベル、ノードＮ２が低レベルで
あるものとする。そして電源ＶＯＯが印加されている状
態で電源ｖＩ川を高電圧に引き上げるとキャパシタモジ
ールＣＭ４の電極Ｄ１２側がキャパシタＣＩ２によって
高電圧に引き上げられ、電極ＤＩ４側は低レベルに保持
される。これにより、電極ＤＩ３から？ｆｌ′極ＤＩ極
側Ｉ２側ｉ、子が抜き取られ、トランジスタＱｅ　の７
０一テインググート回路に正電荷が充１抗される。逆に
、ノードＮ。

が低レベル、ノードＮ、が高レベルのｊパ合け　／ｌ：
；：極１）、２側から笛１極Ｄ１．側に′１′代子が注
入され、フローティングゲート回路に負電荷が充電され
る。寸だ、不揮発性メモリセル部１０から揮発性メモリ
セル部１にデータを復帰させる場合の動作は前述の各実
施例の説明から容易に類推できるからその説明を省略す
る。

第１０図は、第３図のメモリセルの半導体基板上におけ
るパターンレイアウトを示す。但し、第１０図において
は、揮発性メモリセル部１のデルッション形負荷トラン
ジスタＱ、　、　Ｑ、が共に多結晶シリコンによる抵抗
負荷Ｒ，、Ｒ２にイ５゛き代えられている。

第１０図において、参照符号Ｆは図示し庁い半導体基板
内に形成されたソースおよびドレイン％：の拡散領域で
あシ、Ｐ、　、　ｐ２．　Ｐ３はそれぞれ第１層、第２
層、第３層の導電層すでわち多結晶シリコン層である。

カお、第３層の導電１＋”　Ｐ　、は点線で示されてお
シ、該導電層Ｐ３との他の導電層とのコンタクト部は参
照符号Ｈ，、Ｈ，、・・・で示されている。

第１０図においては、第３図のメモリセルの揮発性メモ
リセル部】のトランジスタＱ、、Ｑ、の負荷抵抗Ｒ，、
Ｒ２は電源ＶＣＯがらコンタクト部Ｈ１およびＲ２に到
る第３層の導電層の部分を高抵抗導電層とすることによ
って形成されている。揮発性メモリセル部のトランジス
タＱ＋、Ｑ２および不揮発性メモリセル部４のトランソ
スタＱｓ、、Ｑｔハ共に拡散領域Ｆと第２層の導電層Ｐ
２によって形成され、トランジスタＱ６は拡散領域Ｆと
第、ＩＪ−の導電層Ｐ１によって形成されている。キャ
パシタモジュールＣ、Ｍ、、は拡散領域Ｆと第１および
第２層の導電層Ｐ、およびＰ２とによって形成さり、て
いる。キャパシタモジュールｃＭ３は拡散、領＠Ｆと第
１および第２層の導電層Ｐ１およびＰ２とによって形成
されている。なお、ギヤ／４シタモジュールＣＭ、の電
極り、　、　Ｄ、にょって形成されるトンネルキャパシ
タＴＣにおいて１４：、拡散領域Ｆと第１層の導電層Ｐ
１　との間の絶縁膜が１００ないし２００オングストロ
一ム程度に薄くなっている。

第１１図は、第４図のメモリセルのパターンレイアウト
を示す。同図のレイアウトにおいても揮発性メモリセル
部１のデプレッション形負荷トランソスタＱ１１．Ｑ４
が共に多結晶シリコン等による抵抗負荷Ｒ＋　、　Ｒ２
に置き代えられている。また、各導電層、拡散領域、お
よびコンタクト部等は第１０図と同一参照符号で示され
ている。その他の各部の構成も第１０図についての上述
の記述から容易に類推できるから詳細な説明を省略する
。なお、第１１図のレイアウトにおいてはリコール用キ
ャノＪ？シタＣ１が含まれていないため、第１０図のレ
イ・アウトにおける場合よシも１個のメモリセル当シの
基板占有面積が小さくなっている。

発明の効果 この□ように、本発明によれば、各メモリセルにつき１
個のトンネルキャパシタを用いることにより製造歩留ま
シを大幅に改善した半導体記憶装置を実現することが司
催になる。、才に８、トンネルギヤ・々シタを各メモリ
セルにつき２個用いた実施例においても、従来形に比較
して回路構成を簡略化しまたはリコール用ギヤ・ぞシタ
を省略すること等によって各メモリセルの基板占有面Ｊ
ｉ！）を小さくすることができる。

【図面の簡単な説明】

第１図は、従来形の半導体記憶装置に用いられているメ
モリモルの回路構成を示す電気回路図、第２図ないし第
９図は、本発明の実施例に係る半導体記憶装置に用いら
れるメモリセルの回路構成を示す電気回路図、そして 第１０図および第１１図は、それぞれ第３図および第４
図のメモリセルの半導体系板上におけるノ々ターンレイ
アウトを示す平面図である。 Ｑ＋　＋　Ｑ２　＋・・・；Ｑ１０　：　ＭＩ　Ｓ　）
ランソスタ、ｃ、　Ｉ　Ｃ２＋・・・＋Ｃ１３”キャノ
臂シタ、ＴＣ＋　、　Ｔｅ３　、・・・、　ＴＣｅ　：
　）ンネルキャパシタ、ＣＭ＋　、ＣＭｘ　、ＣＭａ　
、０Ｍ４　”キャノ臂シタモジュール、１）、、Ｄ、、
・：・、Ｄ、４：電極、Ｐｌ：第１層目の導電層、 Ｒ２：第２層目の導ｆＥ層、 Ｐ、：第３層目の導電層、 Ｆ　：拡散領域、 ■■１．Ｈ２，Ｈ３１Ｉ（４：コンタクト部、Ｒ，、Ｒ
２：負荷抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁Ｆ士　内　１）　幸　男 弁理士　山　口　昭　之 第１１　第２図

Claims (1)

1. 【特許請求の範囲】 １、揮発性メモリセルと該揮発性メモリセルに対応して
   設けられた不揮発性メモリセルとを有する半導体記憶装
   置であって、該不揮発性メモリセルは、１個のトンネル
   キャパシタと第１のギヤｉｅシタとが電気的に直列接続
   されて構成きれ元キャパシタ回路、該キャ・ぐシタ回路
   の両端の端子の各々と高電圧制御電源端字間にそれぞノ
   を接続され庭第２および第３のキャｉＪ？シタ、該キャ
   パシタ回路の両端の端子の電位を励記揮発性メモリセ尤
   の記憶情報に応じて制ｉするスイッチ千凌、および該キ
   ャノやシタ回路のトンネルキャパシタ身と第１のキャパ
   シタとの共通接続点にダートが接続されたフローティン
   グダートトランジスタを具（１ｉ！ｉ　することを特徴
   とする半導体記憶装置。　□ ２　該フローテ斗ンングートトラ：ンリスタのシースは
   リコール用キャノ々シタを介して電源に接続され、ドレ
   インは該揮発性メモリセルのデータ入出力ノードの１つ
   に接続されている特許請求の範囲第１項に記載の半導体
   記憶装置。 ３　核フローティングゲートトランジスタのドレインは
   リコール用トランジスタを介して該データ入出力ノード
   の１つに接続されている特許請求の範囲第２項に記載の
   半導体記憶装置。 ４　該リコール用トランジスタは不揮発性メモリセルか
   ら揮発性メモリセルにデータ転送を行なう３８７合に短
   時間だけオンとされる特許請求の範囲第３項に記載の半
   導体記憶装置。 ５、揮発性メモリセルと該揮発性メモリセルに対応して
   設けられた不揮発性メモリセルとを有する半導体記憶装
   置であって、該不揮発性メモリセルは、：１個のトンネ
   ルキャパシタと第１のキャ／臂シタとが電気的に直列接
   続されて構成されたキャパシタ回路、該キャパシタ回路
   の両端の端子の各々と高電圧制御電源端子間にそれぞれ
   接続されたデプレッションあるいはエンノ・ンスメント
   形のトランジスタ、該各々のデプレッションあるいは工
   ンハンスメント形のトランジスタのｒ−トの電位を前記
   揮発性メモリセルの記憶情報に応じて制御するスイッチ
   手段、および該キャｉ４シタ回路のトンネルキャパシタ
   と第１のキャノ４シタとの共通接続点にダートが接続さ
   れたトランジスタを具備することを特徴とする半導体記
   憶装置ｊｌ。 ６、揮発性メモリセルと該揮発性メモリセルに対応して
   設けられた不揮発性メモリセルとを有する半導体記憶装
   置であって、該不揮発性メモリセルは、一端が高電圧制
   御電源端子に接続されたトンネルキャパシタ、一端が該
   トンネルキャパシタの他端に接続された第１のキャｉ４
   シタ、第Ｊのキャパシタの他端と高電圧制御電源端子と
   の間に接続された第２のキャパシタ、トンネルキャパシ
   タと第１のキャパシタとの共通接ｈｌ’＋点にケ゛−ト
   が接続されたトンネルゲート電極を有するトランジスタ
   、および第１のキャパシタと第２のキャパシタとの共通
   接続点の電位を前記揮発性メモリセルの記憶情報に応じ
   て制御するスイッチ手段を具備することを特徴とする半
   導体記憶装置。 ７、揮発性メモリセルと該揮発性メモリセルに対応して
   設けられた不揮発性メモリセルとを有する半導体記憶装
   置であって、該不揮発性メモリセルは、２個のトンネル
   ギヤ／４’シタが電気的に直列接続されて構成されたキ
   ャパシタユニット、該２個のトンネルキャパシタの共通
   接続点と高電圧制御電源端子間に直列接続された第１の
   キャパシタとデデレソシ目ンあるいはエンハンスメント
   形トランジスタ、該共通接続点にケ゛−トが接続された
   トランジスタ、および該デプレッションあるいはエンハ
   ンスメント形トランジスタのダート電位を前記揮発性メ
   モリセルの記憶情報に応じて制御するスイッチ手段を具
   備することを特徴とする半導体記憶装置。